可編程信號(hào)處理單元的制作方法
【專利摘要】本發(fā)明提供了一種基于功能產(chǎn)生單元的可編程信號(hào)處理單元。該可編程信號(hào)處理單元中采用了一種同時(shí)具有邏輯運(yùn)算和數(shù)據(jù)存儲(chǔ)功能的功能產(chǎn)生單元，搭配靈活的多路選擇器連接，使得本發(fā)明的可編程信號(hào)處理單元結(jié)構(gòu)既能夠存儲(chǔ)配置數(shù)據(jù)以實(shí)現(xiàn)獨(dú)立的自適應(yīng)邏輯操作及存儲(chǔ)用戶數(shù)據(jù)以實(shí)現(xiàn)細(xì)粒度數(shù)據(jù)存儲(chǔ)器的讀/寫操作，又能夠?qū)崿F(xiàn)二者的混合操作，從而極大提高了可編程芯片的資源利用效率。
【專利說明】可編程信號(hào)處理單元
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)字集成電路中現(xiàn)場(chǎng)可編程門陣列(FPGA)的可編程信號(hào)處理單元設(shè)計(jì)，具體涉及一種具有自適應(yīng)邏輯操作和數(shù)據(jù)存儲(chǔ)混合模式的可編程信號(hào)處理單元。
【背景技術(shù)】
[0002]FPGA是一種通用的邏輯電路，具有靈活性高、開發(fā)風(fēng)險(xiǎn)低的優(yōu)點(diǎn)，已廣泛應(yīng)用于工業(yè)控制、航空航天、通信、汽車電子等領(lǐng)域，并且占據(jù)著越來越多的市場(chǎng)份額。作為一種可編程器件，目前主流的FPGA產(chǎn)品均采用SRAM來對(duì)用戶設(shè)計(jì)進(jìn)行編程。FPGA中的可編程資源包括:可編程邏輯模塊(Configurable Logic Block,CLB)、可編程互連資源、可編程輸入輸出模塊、嵌入式IP等。其中CLB是FPGA的核心，而每個(gè)CLB又由多個(gè)可編程信號(hào)處理單元組成。研究高效的可編程信號(hào)處理單元結(jié)構(gòu)對(duì)提升FPGA的功能和性能具有重要的意義。
[0003]可編程信號(hào)處理單元的主要功能是為用戶電路提供最基本的組合邏輯、時(shí)序邏輯、算術(shù)運(yùn)算等功能。隨著FPGA的應(yīng)用越來越廣泛，對(duì)FPGA中的可編程信號(hào)處理單元結(jié)構(gòu)提出了更高的要求。不僅要實(shí)現(xiàn)基本的邏輯功能，還需要具有細(xì)粒度存儲(chǔ)器功能，以滿足小容量數(shù)據(jù)快速存儲(chǔ)的應(yīng)用需求。
[0004]可編程信號(hào)處理單元主要由功能產(chǎn)生單元、寄存器以及其他一些邏輯電路構(gòu)成。目前主流的商用FPGA器件中存在多種結(jié)構(gòu)的可編程信號(hào)處理單元。如Altera公司的Stratix系列芯片(Stratix II到Stratix V)采用自適應(yīng)邏輯模塊,能夠?qū)崿F(xiàn)特定輸入數(shù)目組合的組合/時(shí)序邏輯操作。Xilinx公司的Virtex系列芯片(Virtex-2到Virtex-7),其采用的可編程信號(hào)處理單元可以實(shí)現(xiàn)細(xì)粒度存儲(chǔ)器的功能。
[0005]現(xiàn)有的可編程信號(hào)處理單元結(jié)構(gòu)，要么僅能實(shí)現(xiàn)邏輯操作，要么僅能實(shí)現(xiàn)細(xì)粒度存儲(chǔ)器功能，而無法在一個(gè)可編程信號(hào)處理單元中同時(shí)實(shí)現(xiàn)自適應(yīng)邏輯操作和數(shù)據(jù)存儲(chǔ)功能，靈活性較差。此外，現(xiàn)有的可編程信號(hào)處理單元結(jié)構(gòu)缺少必要的時(shí)鐘補(bǔ)償機(jī)制，當(dāng)用戶電路不滿足時(shí)序約束時(shí)，需要重新修改布局布線，或修改用戶設(shè)計(jì)，代價(jià)較大。

【發(fā)明內(nèi)容】

[0006](一 )要解決的技術(shù)問題
[0007]鑒于上述技術(shù)問題，本發(fā)明提供了一種可編程信號(hào)處理單元。
[0008]( 二 )技術(shù)方案
[0009]根據(jù)本發(fā)明的一個(gè)方面，提供了一種可編程信號(hào)處理單元。該可編程信號(hào)處理單元包括:第一級(jí)模塊、第二級(jí)模塊、第三級(jí)模塊、第四級(jí)模塊、第五級(jí)模塊、一些多路選擇器、四組WR輸入選擇器、四組RD輸入選擇器以及時(shí)鐘增強(qiáng)模塊。其中，
[0010]第一級(jí)模塊，包括:第一功能產(chǎn)生單元(110)、第二功能產(chǎn)生單元(120)、第三功能產(chǎn)生單元(130)和第四功能產(chǎn)生單元(140)，其中，第四功能產(chǎn)生單元(140)的輸出端(R0端)作為該可編程信號(hào)處理單元的進(jìn)位輸出端Cwt輸出。
[0011]第二級(jí)模塊包括:第201 二選一多路選擇器(201)，其輸入O端連接至第一功能產(chǎn)生單元(110)的輸出端(RO端)，其輸入I端連接至第三功能產(chǎn)生單元(130)的輸出端(R0端)；第202 二選一多路選擇器(202)，其輸入O端連接至第二功能產(chǎn)生單元(120)的輸出端(R0端)，其輸入I端連接至第四功能產(chǎn)生單元(140)的輸出端(R0端)；第203 二選一多路選擇器(203)，其輸入O端連接至第一功能產(chǎn)生單元(110)的輸出端(R0端)，其輸入I端連接至第三功能產(chǎn)生單元(130)的輸出端(R0端)；第204 二選一多路選擇器(204)，其輸入O端連接至第二功能產(chǎn)生單元(120)的輸出端(R0端)，其輸入I端連接至第四功能產(chǎn)生單元(140)的輸出端(R0端)。
[0012]第三級(jí)模塊，包括--第301 二選一多路選擇器(301)，其輸入O端連接至第201 二選一多路選擇器(201)的輸出端，其輸入I端連接至第202 二選一多路選擇器(202)的輸出端；第302 二選一多路選擇器(302)，其輸入O端連接至第203 二選一多路選擇器(203)的輸出端，其輸入I端連接至第204 二選一多路選擇器(204)的輸出端。
[0013]第四級(jí)模塊，包括--第401寄存器(401)，其D管腳連接至第301 二選一多路選擇器(301)的輸出端；第402寄存器(402)，其D管腳連接至第302 二選一多路選擇器(302)的輸出端。
[0014]第五級(jí)模塊，包括:第403 二選一多路選擇器(403)，其輸入O端連接至第301 二選一多路選擇器(301)的輸出端，其輸入I端連接至第401寄存器(401)的輸出端(Q端)，其輸出端作為該可編程信號(hào)處理單兀的Ql輸出端；第404 二選一多路選擇器(404),其輸入O端連接至第302 二選一多路選擇器(302)的輸出端，其輸入I端連接至第402寄存器(402)的輸出端(Q端)，其輸出端作為該可編程信號(hào)處理單兀的Q2輸出端。第201 二選一多路選擇器(201)、第202 二選一多路選擇器(202)、第203 二選一多路選擇器(203)、第204 二選一多路選擇器(204)、第301 二選一多路選擇器(301)、第302 二選一多路選擇器(302)、第403 二選一多路選擇器(403)、第404 二選一多路選擇器(404)的選擇控制端由FPGA芯片的配置SRAM中相應(yīng)位的控制字決定。
[0015]多路選擇器，包括:第101三選一多路選擇器(101)，其三輸入端分別輸入D[0]、D[k]和地信號(hào)(GND)，其輸出端連接至第201 二選一多路選擇器(201)和第202 二選一多路選擇器(202)的控制端；第102三選一`多路選擇器(102)，其三輸入端分別輸入D[l]、D[k+1]和高電壓信號(hào)(VCC)，其輸出端連接至第203 二選一多路選擇器(203)和第204 二選一多路選擇器(204)的控制端;第205三選一多路選擇器(205),其三輸入端分別輸入D[2]、D[k+2]和地信號(hào)(GND)，其輸出端連接至第301 二選一多路選擇器(301)的控制端；第206三選一多路選擇器(206)，其三輸入端分別輸入D [3]、D[k+3]和高電壓信號(hào)(VCC)，其輸出端連接至第302 二選一多路選擇器(302)的控制端。第101三選一多路選擇器
(101)、第102三選一多路選擇器(102)、第205三選一多路選擇器(205)、第206三選一多路選擇器(206)的選擇控制端由FPGA芯片的配置SRAM中相應(yīng)位的控制字決定。
[0016]四組WR輸入選擇器，每組WR輸入選擇器包括:k個(gè)二選一多路選擇器。對(duì)于該k個(gè)二選一多路選擇器中的第i個(gè)二選一多路選擇器，其兩輸入端分別輸入D [i] ,D [i+k]，其輸出端連接至相應(yīng)功能產(chǎn)生單元的WR[i]管腳，其中i = 0、1、……、k-2、k-1。該k個(gè)二選一多路選擇器的選擇控制端由FPGA芯片的配置SRAM中相應(yīng)位的控制字決定。
[0017]四組RD輸入選擇器，每組RD輸入選擇器包括:k_l個(gè)二選一多路選擇器和I個(gè)三選一多路選擇器。對(duì)于該k-Ι個(gè)二選一多路選擇器中的第i個(gè)二選一多路選擇器:其兩輸入端分別輸入D [i]、D [i+k]，其輸出端連接至相應(yīng)功能產(chǎn)生單元的RD [i]管腳，其中i =1、……、k-2、k-l ;I個(gè)三選一多路選擇器，其三輸入端中的兩輸入端分別輸入D[O]、D[k]，其輸出端連接至相應(yīng)功能產(chǎn)生單元的RD[0]管腳；其中，對(duì)應(yīng)第一功能產(chǎn)生單元(110)和第二功能產(chǎn)生單元(120)的該三選一多路選擇器中，其三輸入端中的另一輸入端為該可編程信號(hào)處理單元的進(jìn)位輸入cin信號(hào)，對(duì)應(yīng)第三功能產(chǎn)生單元(130)和第四功能產(chǎn)生單元(140)的該三選一多路選擇器中，其三輸入端中的另一輸入端連接至第二功能產(chǎn)生單元的輸出端(RO端)。該k-Ι個(gè)二選一多路選擇器、I個(gè)三選一多路選擇器的選擇控制端由FPGA芯片的配置SRAM中相應(yīng)位的控制字決定。
[0018]時(shí)鐘增強(qiáng)模塊，包括:第3031 二選一多路選擇器(3031)，其兩輸入端分別連接兩路時(shí)鐘信號(hào)CLKO、CLKl ;第一延時(shí)單元(3032)、第二延時(shí)單元(3033)、第三延時(shí)單元(3034)，其輸入均連接第3031 二選一多路選擇器(3031)的輸出；第3035三選一多路選擇器(3035)，其三輸入端分別連接至:第一延時(shí)單元(3032)、第二延時(shí)單元(3033)、第三延時(shí)單元(3034)的輸出端；第3036三選一多路選擇器(3036)，其三輸入端分別連接至--第3035三選一多路選擇器(3035)的輸出端、CLKl和CLKO ;第3037三選一多路選擇器(3037)，其三輸入端分別連接至:第3035三選一多路選擇器(3035)的輸出端、CLKl和CLK0。第3031二選一多路選擇器(3031)、第3035三選一多路選擇器、第3036三選一多路選擇器、第3037三選一多路選擇器的選擇控制端由FPGA芯片的配置SRAM中相應(yīng)位的控制字決定。
[0019](三)有益效果
[0020]從上述技術(shù)方案可以看出，本發(fā)明可編程信號(hào)處理單元具有以下有益效果:
[0021](I)既能存儲(chǔ)配置 數(shù)據(jù)實(shí)現(xiàn)邏輯操作，又能存儲(chǔ)用戶數(shù)據(jù)實(shí)現(xiàn)存儲(chǔ)器的讀/寫操作；
[0022](2)搭配靈活的多路選擇器連接，本發(fā)明的可編程信號(hào)處理單元結(jié)構(gòu)既能夠?qū)崿F(xiàn)獨(dú)立的自適應(yīng)邏輯操作及細(xì)粒度數(shù)據(jù)存儲(chǔ)功能，又能夠?qū)崿F(xiàn)二者的混合操作，提高了可編程芯片的資源利用效率；
[0023](3)采用本發(fā)明中的時(shí)鐘增強(qiáng)模塊，可以對(duì)每一個(gè)可編程信號(hào)處理單元中的時(shí)鐘信號(hào)分別進(jìn)行時(shí)間補(bǔ)償。當(dāng)用戶電路中的關(guān)鍵路徑不滿足設(shè)計(jì)要求的時(shí)序性能時(shí)，通過重新編程選擇合適的延時(shí)單元插入到時(shí)鐘路徑上，即可滿足用戶電路的時(shí)序要求，不需要修改用戶設(shè)計(jì)，也不需要重新布局布線，從而縮短了用戶電路的開發(fā)調(diào)試周期，節(jié)約了設(shè)計(jì)成本。
【專利附圖】

【附圖說明】
[0024]圖1為本發(fā)明中采用的存儲(chǔ)單元(MC)結(jié)構(gòu)的示意圖；
[0025]圖2為本發(fā)明實(shí)施例可編程信號(hào)處理單元中采用的功能產(chǎn)生單元的結(jié)構(gòu)示意圖；
[0026]圖3為本發(fā)明實(shí)施例可編程信號(hào)處理單元的結(jié)構(gòu)示意圖；
[0027]圖4為圖3所示可編程信號(hào)處理單元中時(shí)鐘增強(qiáng)模塊的結(jié)構(gòu)示意圖；
[0028]圖5為圖4所示時(shí)鐘增強(qiáng)模塊中時(shí)鐘增強(qiáng)信號(hào)路徑的示意圖；
[0029]圖6為圖3所示可編程信號(hào)處理單元使用時(shí)鐘增強(qiáng)功能后各信號(hào)的時(shí)序關(guān)系圖；
[0030]圖7為圖3所示可編程信號(hào)處理單元在算術(shù)運(yùn)算模式下FPGA中進(jìn)位鏈的分布圖。【具體實(shí)施方式】
[0031]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說明。需要說明的是，在附圖或說明書描述中，相似或相同的部分都使用相同的圖號(hào)。附圖中未繪示或描述的實(shí)現(xiàn)方式，為所屬【技術(shù)領(lǐng)域】中普通技術(shù)人員所知的形式。另外，雖然本文可提供包含特定值的參數(shù)的示范，但應(yīng)了解，參數(shù)無需確切等于相應(yīng)的值，而是可在可接受的誤差容限或設(shè)計(jì)約束內(nèi)近似于相應(yīng)的值。
[0032]本發(fā)明提出了一種具有自適應(yīng)邏輯操作和數(shù)據(jù)存儲(chǔ)混合模式的可編程信號(hào)處理單元。該可編程信號(hào)處理單元中采用了一種具有邏輯運(yùn)算和數(shù)據(jù)存儲(chǔ)功能的可編程功能產(chǎn)生單元，結(jié)合多個(gè)多路選擇器的連接，本發(fā)明的可編程信號(hào)處理單元結(jié)構(gòu)既能夠?qū)崿F(xiàn)獨(dú)立的自適應(yīng)邏輯操作及細(xì)粒度數(shù)據(jù)存儲(chǔ)功能，又能夠?qū)崿F(xiàn)二者的混合操作。
[0033]圖1示出了本發(fā)明的可編程功能產(chǎn)生單元中所采用的存儲(chǔ)單元(MC)的結(jié)構(gòu)框圖。每個(gè)MC包括:4個(gè)NMOS管、兩個(gè)反相器。其中，4個(gè)NMOS管為M1、M2、M3和M4，兩個(gè)反相器為INVl和INV2。配置地址輸入端口 CADDR接NMOS管Ml和M3的柵極，用戶地址輸入端口ADDR接NMOS管M2和M4的柵極，配置數(shù)據(jù)輸入端口CDATA和CDATA分別接NMOS管Ml和M3的源極，用戶數(shù)據(jù)輸入端口 DATA和DATA分別接NMOS管M2和M4的源極，反相器INVl的輸出端口 Q接反相器INV2的輸入端口，反相器INV2的輸出端口0接反相器INVl的輸入端口，NMOS管Ml和M2的漏極均連接在0端，NMOS管M3和M4的漏極均連接在Q端。此MC結(jié)構(gòu)能夠?qū)崿F(xiàn)不同來源數(shù)據(jù)的存儲(chǔ)，具體說明如下:
[0034]I)當(dāng)功能產(chǎn)生單元實(shí)現(xiàn)用戶邏輯運(yùn)算功能或細(xì)粒度ROM功能時(shí)，MC存儲(chǔ)來自FPGA配置控制器的配置數(shù)據(jù)，此時(shí)用戶地址輸入端口 ADDR置為0，配置地址輸入CADDR置為1，來自FPGA配置控制器的配置數(shù)據(jù)CDATA存儲(chǔ)于MC的輸出端口 Q中；
[0035]2)當(dāng)功能產(chǎn)生單元實(shí)現(xiàn)細(xì)粒度RAM功能時(shí)，MC接收來自用戶電路的用戶存儲(chǔ)數(shù)據(jù)，此時(shí)配置地址輸入端口 C·ADDR置為0，用戶地址輸入端口 ADDR置為I，將來自用戶電路的用戶存儲(chǔ)數(shù)據(jù)DATA存儲(chǔ)于MC的輸出端口 Q中。
[0036]圖2示出了 k位輸入的功能產(chǎn)生單元的結(jié)構(gòu)框圖。如圖2所示，在該功能產(chǎn)生單元中，模式控制信號(hào)MODE、配置數(shù)據(jù)CDATA[2k-1~O]信號(hào)和CDATApk-1 ~0】信號(hào)均來自于FPGA的配置控制器，且MODE要先于CDATA [2k-1~O]和CDATApk-1 ~0丨信號(hào)完成配置;WL信號(hào)來自于FPGA配置控制器的字線選擇控制信號(hào)。數(shù)據(jù)DATA信號(hào)、存儲(chǔ)器寫使能WE信號(hào)、寫時(shí)鐘CLK信號(hào)、k位寫地址信號(hào)WR[k-Ι~O]及k位讀地址信號(hào)RD[k-Ι~O]來自于用戶電路。
[0037]圖2中，寫操作控制模塊接收存儲(chǔ)器寫使能信號(hào)WE、寫時(shí)鐘CLK、k位寫地址信號(hào)WRtk-1~O]以及模式控制信號(hào)MODE作為輸入；其輸出的2k位地址信號(hào)ADDR[2k_l~O]分別連接到MC陣列中2k個(gè)MC模塊的用戶地址輸入端口 ADDR。MC陣列中2k個(gè)MC模塊的配置數(shù)據(jù)輸入端口 CDATA分別連接2k位配置數(shù)據(jù)CDATA [2k-l~O];而FPGA配置控制器中與此2k位配置數(shù)據(jù)CDATA[2k-1~O]對(duì)應(yīng)的2k位取反配置數(shù)據(jù)CDATA[2k-l 則分別連接MC陣列中2k個(gè)MC模塊的CMfS輸入端；模式控制信號(hào)MODE經(jīng)反相器INVl取反后，與字線選擇控制信號(hào)WL —起，分別連接與門ANDl的兩個(gè)輸入端，ANDl的輸出CADDR連接MC陣列中2k個(gè)MC模塊的配置地址輸入端CADDR ;來自用戶的存儲(chǔ)數(shù)據(jù)DATA連接MC陣列中2k個(gè)MC模塊的用戶數(shù)據(jù)輸入端DATA ;而DATA信號(hào)經(jīng)反相器INV2取反后的輸出DATA則連接到MC陣列中2k個(gè)MC模塊的DATA輸入端。讀操作控制模塊接收來自MC陣列中2k個(gè)MC模塊的2k位輸出信號(hào)Q[2k-1?O]以及來自用戶電路的k位信號(hào)RD[k-l?O]作為輸入，其輸出信號(hào)RO即為整個(gè)功能產(chǎn)生單元的輸出。
[0038]圖2中，寫操作控制模塊在存儲(chǔ)器寫操作時(shí)實(shí)現(xiàn)地址譯碼、寫使能及時(shí)鐘同步等功能。當(dāng)模式控制信號(hào)MODE為O時(shí)，寫操作控制模塊的輸出均為O ;當(dāng)MODE為I時(shí)，寫操作控制模塊對(duì)輸入的k位寫地址信號(hào)WR[k-l?O]進(jìn)行譯碼，輸出經(jīng)地址譯碼、寫使能及時(shí)鐘同步后的2k位地址信號(hào)ADDR[2k-l?O]。譯碼后的2k位地址信號(hào)ADDR[2k_l?O]中僅有一位為I，其余均為O。
[0039]圖2中，MC陣列對(duì)配置數(shù)據(jù)或用戶電路中的存儲(chǔ)數(shù)據(jù)進(jìn)行存儲(chǔ)。MC陣列包含了 2k個(gè)MC模塊。讀操作控制模塊實(shí)現(xiàn)對(duì)MC陣列中所存儲(chǔ)數(shù)據(jù)的異步讀操作。其中，輸入信號(hào)RDtk-1?O]作為讀操作的地址信號(hào)。當(dāng)功能產(chǎn)生單元實(shí)現(xiàn)邏輯功能時(shí)，RD[k-Ι?O]來自于用戶邏輯信號(hào)；當(dāng)功能產(chǎn)生單元實(shí)現(xiàn)細(xì)粒度RAM或ROM的讀操作時(shí)，RD[k-Ι?O]來自于用戶存儲(chǔ)的讀地址信號(hào)。讀操作控制模塊根據(jù)RD[k-l?O]輸入的讀地址，選擇Q[2k-1?O]中的對(duì)應(yīng)位，將其值通過RO端輸出。
[0040]圖2中所示的功能產(chǎn)生單元可以通過配置來實(shí)現(xiàn)獨(dú)立的用戶邏輯功能、獨(dú)立的細(xì)粒度RAM讀/寫功能、獨(dú)立的細(xì)粒度ROM讀/寫功能等，具體說明如下:
[0041]I)當(dāng)實(shí)現(xiàn)用戶邏輯功能時(shí)，模式控制信號(hào)MODE為0，此時(shí)寫操作控制模塊不工作，RDtk-1?O]信號(hào)接用戶邏輯信號(hào)。在FPGA配置階段，當(dāng)字線選擇控制信號(hào)WL為I時(shí)，來自FPGA配置控制器的2k位配置數(shù)據(jù)CDATA[2k-l?O]分別存儲(chǔ)到MC陣列的2k個(gè)MC中。當(dāng)配置階段結(jié)束進(jìn)入到用戶電路工作階段時(shí)，MC陣列和讀操作控制模塊一起，實(shí)現(xiàn)查找表的功能；
[0042]2)當(dāng)實(shí)現(xiàn)細(xì)粒度ROM功能時(shí)，模式控制信號(hào)MODE為0，此時(shí)寫操作控制模塊不工作，RD[k-l?O]信號(hào)接ROM的讀地址信號(hào)。與用戶邏輯功能類似，在FPGA配置階段，ROM中存儲(chǔ)的2k位數(shù)據(jù)通過FPGA的配置控制器寫入到MC陣列的2k個(gè)MC中。當(dāng)配置階段結(jié)束進(jìn)入到用戶電路工作階段時(shí)，根據(jù)讀地址信號(hào)RD[k-l?O]的內(nèi)容，相應(yīng)MC中存儲(chǔ)的數(shù)據(jù)通過RO讀出；
[0043]3)當(dāng)實(shí)現(xiàn)細(xì)粒度RAM功能時(shí)，模式控制信號(hào)MODE為1，此時(shí)寫操作控制模塊工作，DATA、WE、CLK、WR[k-Ι?0]信號(hào)分別接RAM的數(shù)據(jù)輸入、寫使能、寫時(shí)鐘、寫地址信號(hào)，RD [k-Ι?0]信號(hào)接RAM的讀地址信號(hào)。在FPGA配置階段，功能產(chǎn)生單元不工作。當(dāng)配置階段結(jié)束進(jìn)入到用戶電路工作階段時(shí)，RAM的寫操作通過寫操作控制模塊和MC陣列一起來實(shí)現(xiàn)，而RAM的讀操作則通過MC陣列和讀操作控制模塊一起來實(shí)現(xiàn)。
[0044]圖3所示為本發(fā)明所采用的可編程信號(hào)處理單元結(jié)構(gòu)。該可編程信號(hào)處理單元主要由五級(jí)模塊、一些多路選擇器、四組WR輸入選擇器、四組RD輸入選擇器以及時(shí)鐘增強(qiáng)模塊構(gòu)成。其中，第一級(jí)模塊包括:第一功能產(chǎn)生單元(110)、第二功能產(chǎn)生單元(120)、第三功能產(chǎn)生單元(130)和第四功能產(chǎn)生單元(140)。其中，第一功能產(chǎn)生模塊(110)和第三功能產(chǎn)生模塊(130)的MODE管腳均連接至第一模式輸入信號(hào)(M0DE1);第二功能產(chǎn)生模塊(120)和第四功能產(chǎn)生模塊(140)的MODE管腳均連接至第二模式輸入信號(hào)(M0DE2);第一功能產(chǎn)生模塊(110)和第二功能產(chǎn)生模塊(120)的DATA管腳、WE管腳、CLK管腳均分別連接至第一 DATA信號(hào)(DATAl)、第一 WE信號(hào)(WEl)、第一 CLK信號(hào)(CLKl);第三功能產(chǎn)生模塊(130)和第四功能產(chǎn)生模塊(140)的DATA管腳、WE管腳、CLK管腳均分別連接至第二 DATA信號(hào)(DATA2)、第二 WE信號(hào)(WE2)、第二 CLK信號(hào)(CLK2);第四功能產(chǎn)生單元(140)的輸出端(RO端)作為該可編程信號(hào)處理單元的進(jìn)位輸出端Cwt輸出。
[0045]第二級(jí)模塊包括:第201 二選一多路選擇器(201)、第202 二選一多路選擇器(202)、第203 二選一多路選擇器(203)和第204 二選一多路選擇器(204)。其中，多路選擇器201、203的輸入O端連接至第一功能產(chǎn)生單元(110)的輸出端(R0端)，其輸入I端連接至第三功能產(chǎn)生單元(130)的輸出端(R0端)；多路選擇器202、204的輸入O端連接至第二功能產(chǎn)生單元(120)的輸出端(R0端)，其輸入I端連接至第四功能產(chǎn)生單元(140)的輸出端(R0端)。
[0046]第三級(jí)模塊包括--第301 二選一多路選擇器(301)和第302 二選一多路選擇器(302)。其中，第301 二選一多路選擇器(301)的輸入O端、I端分別連接至第201 二選一多路選擇器(201)、第202 二選一多路選擇器(202)的輸出端；第302 二選一多路選擇器(302)的輸入O端、I端分別連接至第203 二選一多路選擇器(203)、第204 二選一多路選擇器(204)的輸出端。
[0047]第四級(jí)模塊包括:第401寄存器(401)和第402寄存器(402)。其D管腳分別連接第301 二選一多路選擇器(301)和第302 二選一多路選擇器(302)的輸出端。
[0048]第五級(jí)模塊包括--第403 二選一多路選擇器(403)和第404 二選一多路選擇器(404)。二者的輸出端分別作為該可編程信號(hào)處理單元的Ql和Q2輸出端。其中，第403 二選一多路選擇器(403)的輸入O端和I端分別連接至第301 二選一多路選擇器(301)的輸出端和第401寄存器(401)的輸出端(Q端)；第404 二選一多路選擇器(404)的輸入O端和I端分別連接至第302 二選一多路選擇器(302)的輸出端和第402寄存器(402)的輸出端(Q端)。
[0049]在圖3所示的的可編程信號(hào)處理單元中，還包括一些多路選擇器。其中，第101三選一多路選擇器(101)的三輸入端分別連接D[O]、D[k]和地信號(hào)(GND)，其輸出端連接至第201 二選一多路選擇器(201)和第202 二選一多路選擇器(202)的控制端；第102三選一多路選擇器(102)的三輸入端分別連接D[l]、D[k+1]和高電壓信號(hào)(VCC)，其輸出端連接至第203 二選一多路選擇器(203)和第204 二選一多路選擇器(204)的控制端；第205三選一多路選擇器(205)的三輸入端分別連接D[2]、D[k+2]和地信號(hào)(GND)，其輸出端連接至第301 二選一多路選擇器(301)的控制端；第206三選一多路選擇器(206)的三輸入端分別連接D [3]、D[k+3]和高電壓信號(hào)(VCC)，其輸出端連接至第302 二選一多路選擇器(302)的控制端。
[0050]在圖3所示的可編程信號(hào)處理單元中，還包括四組WR輸入選擇器，每組WR輸入選擇器包括k個(gè)二選一多路選擇器。用戶信號(hào)D[0~2k-l]中的D[i]、D[i+k]通過第i個(gè)二選一多路選擇器進(jìn)入功能產(chǎn)生單元110、120、130、140中的WR[i]端，其中i = 0、1、……、k_2、k—I ο
[0051]在圖3所示的可編程信號(hào)處理單元中，還包括四組RD輸入選擇器，每組RD輸入選擇器包括k-ι個(gè)二選一多路選擇器和I個(gè)三選一多路選擇器。用戶信號(hào)D[0~2k-l]中的D[i]、D[i+k]通過第i個(gè)二選一多路選擇器進(jìn)入功能產(chǎn)生單元110、120、130、140中的RD[i]端，其中i = 1、……、k-2、k-l ;第一功能產(chǎn)生單元(110)和第二功能產(chǎn)生單元(120)的RD[O]管腳分別連接兩個(gè)三選一多路選擇器的輸出，此兩個(gè)三選一多路選擇器的三輸入端分別連接D [O]、D [k]及該可編程信號(hào)處理單元的進(jìn)位輸入cin信號(hào)；第三功能產(chǎn)生單元(130)和第四功能產(chǎn)生單元(140)的RD[0]管腳分別連接兩個(gè)三選一多路選擇器的輸出，此兩個(gè)三選一多路選擇器的三輸入端分別連接D [O]、D[k]及第二功能產(chǎn)生單元的輸出端(RO端)152。
[0052]在圖3所示的的可編程信號(hào)處理單元中，還包括時(shí)鐘增強(qiáng)模塊。其輸入為兩路時(shí)鐘信號(hào)CLKO和CLKl，其輸出的兩路時(shí)鐘信號(hào)ECLKO和ECLKl分別連接至第401寄存器(401)和第402寄存器(402)的elk管腳。在實(shí)現(xiàn)用戶電路時(shí)，當(dāng)關(guān)鍵路徑的時(shí)序性能不滿足設(shè)計(jì)要求時(shí)，通過在時(shí)鐘路徑上插入合適的延時(shí)單元來進(jìn)行時(shí)間補(bǔ)償，以提高用戶電路的實(shí)現(xiàn)性能。
[0053]時(shí)鐘增強(qiáng)模塊303的結(jié)構(gòu)示意圖如圖4所示。該時(shí)鐘增強(qiáng)模塊包括--第3031 二選一多路選擇器(3031)、第3035三選一多路選擇器(3035)、第3036三選一多路選擇器(3036)、第3037三選一多路選擇器(3037)、第一延時(shí)單元(3032)、第二延時(shí)單元(3033)、第三延時(shí)單元(3034)。其中，第3031 二選一多路選擇器(3031)的兩輸入端分別連接兩路時(shí)鐘信號(hào)輸入CLKO、CLK1，其輸出連接至第一、二、三延時(shí)單元(3032、3033、3034)的輸入；第3035三選一多路選擇器(3035)的三輸入端分別連接至第一、二、三延時(shí)單元(3032、3033、3034)的輸出端；第3036、3037三選一多路選擇器(3036、3037)的三輸入端分別連接至第3035三選一多路選擇器(3035)的輸出端、CLKl和CLK0，其輸出即為時(shí)鐘增強(qiáng)模塊的輸出ECLKO、ECLKl。
[0054]下面結(jié)合圖5和圖6對(duì)時(shí)鐘增強(qiáng)功能的實(shí)施方式進(jìn)行說明。
[0055]如圖5所示的用戶信號(hào)傳播路徑，假設(shè)時(shí)鐘信號(hào)周期為T，在兩個(gè)寄存器3038和3040之間存在組合邏輯3039，其延時(shí)為Tdata,且Tdata > T。在時(shí)鐘CLK的上升沿時(shí)刻，輸入數(shù)據(jù)D經(jīng)寄存器3038寄存后輸出D1，經(jīng)過組合邏輯后輸出D2。此時(shí)寄存器3040不能在一個(gè)時(shí)鐘周期內(nèi)將D2寄存。如果令連接寄存器3040的時(shí)鐘信號(hào)延時(shí)Λ時(shí)間，且Tdata > T >Tdata-A，則延時(shí)后的時(shí)鐘信號(hào)CLK_DE`LAY能夠在一個(gè)時(shí)鐘周期內(nèi)將D2寄存。其時(shí)序關(guān)系如圖6所示。滿足了用戶電路的時(shí)序要求，提高了系統(tǒng)性能。
[0056]在圖3所示的的可編程信號(hào)處理單元中，第201 二選一多路選擇器(201)、第202 二選一多路選擇器(202)、第203 二選一多路選擇器(203)、第204 二選一多路選擇器(204)、第301 二選一多路選擇器(301)、第302 二選一多路選擇器(302)、第403 二選一多路選擇器、第404 二選一多路選擇器、第101三選一多路選擇器(101)、第102三選一多路選擇器(102)、第205三選一多路選擇器(205)、第206三選一多路選擇器(206)、四組WR輸入選擇器、四組RD輸入選擇器的選擇控制端由FPGA芯片的配置SRAM中相應(yīng)位的控制字決定。
[0057]在圖4所示的時(shí)鐘增強(qiáng)模塊中，第3031 二選一多路選擇器(3031)、第3035三選一多路選擇器、第3036三選一多路選擇器、第3037三選一多路選擇器的選擇控制端由FPGA芯片的配置SRAM中相應(yīng)位的控制字決定。
[0058]本發(fā)明提出的可編程信號(hào)處理單元，能夠在自適應(yīng)邏輯模式下實(shí)現(xiàn)多種輸入數(shù)目組合的邏輯操作，在細(xì)粒度RAM模式下實(shí)現(xiàn)不同容量的單端口 /雙端口讀寫模式，在細(xì)粒度ROM模式下實(shí)現(xiàn)不同容量、不同數(shù)量的ROM讀操作，在混合模式下實(shí)現(xiàn)邏輯和存儲(chǔ)的同時(shí)操作，在算術(shù)運(yùn)算模式下實(shí)現(xiàn)2個(gè)操作數(shù)的2位算術(shù)運(yùn)算。
[0059]下面分別闡述本發(fā)明的可編程信號(hào)處理單元各工作模式的實(shí)施方式:
[0060]1)自適應(yīng)邏輯模式
[0061]本發(fā)明的可編程信號(hào)處理單元能夠工作于自適應(yīng)邏輯操作模式。此時(shí)模式控制信號(hào)MODEl、M0DE2為0，用戶邏輯信號(hào)D [O~2k_l]中的D [i]、D [i+k]通過第i個(gè)多路選擇器進(jìn)入功能產(chǎn)生單元110、120、130、140中的RD[i]端，其中i = 0、1、……、k_2、k_l。該模式能夠?qū)崿F(xiàn)多種可變輸入數(shù)目組合的自適應(yīng)邏輯功能，包括:1個(gè)2k輸入的部分組合邏輯操作、1個(gè)(2k-l)輸入的部分組合邏輯操作、……、1個(gè)(k+3)輸入的部分組合邏輯操作、1個(gè)(k+2)輸入的任意組合邏輯操作、2個(gè)(k+2)輸入的部分組合邏輯操作、2個(gè)(k+Ι)輸入的任意組合邏輯操作、2個(gè)k輸入的任意組合邏輯操作等。其中，每個(gè)功能產(chǎn)生單元110、120、130、140均可實(shí)現(xiàn)k輸入的任意邏輯功能。
[0062]表1中列出了幾種典型的組合邏輯操作的具體實(shí)現(xiàn)方式。其分為兩部分，表1-1描述了各種邏輯操作下功能產(chǎn)生單元110、120、130、140的RD[i]端通過第i個(gè)多路選擇器接入的用戶邏輯信號(hào)，其中i = 0、1、……、k-2、k-l。表1-2描述了各種邏輯操作下第101三選一多路選擇器(101)、第205三選一多路選擇器(205)、第102三選一多路選擇器(102)、第206三選一多路選擇器(206)所選擇的輸入信號(hào)，其中，“——”表示可隨意選擇輸入連接。
[0063]表1-1各種邏輯操作的具體實(shí)現(xiàn)方式
[0064]
【權(quán)利要求】
1.一種可編程信號(hào)處理單元，其特征在于，包括: 第一級(jí)模塊，包括:第一功能產(chǎn)生單元(110)、第二功能產(chǎn)生單元(120)、第三功能產(chǎn)生單元(130)和第四功能產(chǎn)生單元(140)，其中，第四功能產(chǎn)生單元(140)的輸出端(RO端)作為該可編程信號(hào)處理單元的進(jìn)位輸出端Crat輸出； 第二級(jí)模塊，包括: 第201 二選一多路選擇器(201)，其輸入O端連接至第一功能產(chǎn)生單元(110)的輸出端(R0端)，其輸入I端連接至第三功能產(chǎn)生單元(130)的輸出端(R0端)； 第202 二選一多路選擇器(202)，其輸入O端連接至第二功能產(chǎn)生單元(120)的輸出端(R0端)，其輸入I端連接至第四功能產(chǎn)生單元(140)的輸出端(R0端)； 第203 二選一多路選擇器(203)，其輸入O端連接至第一功能產(chǎn)生單元(110)的輸出端(R0端)，其輸入I端連接至第三功能產(chǎn)生單元(130)的輸出端(R0端)； 第204 二選一多路選擇器(204)，其輸入O端連接至第二功能產(chǎn)生單元(120)的輸出端(R0端)，其輸入I端連接至第四功能產(chǎn)生單元(140)的輸出端(R0端)； 第三級(jí)模塊，包括: 第301 二選一多路選擇器(301)，其輸入O端連接至第201 二選一多路選擇器(201)的輸出端，其輸入I端連接至第202 二選一多路選擇器(202)的輸出端； 第302 二選一多路選擇器(302)，其輸入O端連接至第203 二選一多路選擇器(203)的輸出端，其輸入I端連接至第204 二選一多路選擇器(204)的輸出端；` 第四級(jí)模塊，包括: 第401寄存器(401)，其D管腳連接至第301 二選一多路選擇器(301)的輸出端； 第402寄存器(402)，其D管腳連接至第302 二選一多路選擇器(302)的輸出端； 第五級(jí)模塊，包括: 第403 二選一多路選擇器(403)，其輸入O端連接至第301 二選一多路選擇器(301)的輸出端，其輸入I端連接至第401寄存器(401)的輸出端(Q端)，其輸出端作為該可編程信號(hào)處理單兀的Ql輸出端； 第404 二選一多路選擇器(404)，其輸入O端連接至第302 二選一多路選擇器(302)的輸出端，其輸入I端連接至第402寄存器(402)的輸出端(Q端)，其輸出端作為該可編程信號(hào)處理單兀的Q2輸出端； 第201 二選一多路選擇器(201)、第202 二選一多路選擇器(202)、第203 二選一多路選擇器(203)、第204 二選一多路選擇器(204)、第301 二選一多路選擇器(301)、第302 二選一多路選擇器(302)、第403 二選一多路選擇器、第404 二選一多路選擇器的選擇控制端由FPGA芯片的配置SRAM中相應(yīng)位的控制字決定。
2.根據(jù)權(quán)利要求1所述的可編程信號(hào)處理單元，其特征在于，還包括: 第101三選一多路選擇器(101)，其三輸入端分別輸入D [O]、D[k]和地信號(hào)(GND)，其輸出端連接至第201 二選一多路選擇器(201)和第202 二選一多路選擇器(202)的控制端; 第102三選一多路選擇器(102)，其三輸入端分別輸入D[l]、D[k+1]和高電壓信號(hào)(VCC)，其輸出端連接至第203 二選一多路選擇器(203)和第204 二選一多路選擇器(204)的控制端；第101三選一多路選擇器(101)、第102三選一多路選擇器(102)的選擇控制端由FPGA芯片的配置SRAM中相應(yīng)位的控制字決定。
3.根據(jù)權(quán)利要求2所述的可編程信號(hào)處理單元，其特征在于，還包括: 第205三選一多路選擇器(205)，其三輸入端分別輸入D [2]、D[k+2]和地信號(hào)(GND)，其輸出端連接至第301 二選一多路選擇器(301)的控制端； 第206三選一多路選擇器(206)，其三輸入端分別輸入D[3]、D[k+3]和高電壓信號(hào)(VCC)，其輸出端連接至第302 二選一多路選擇器(302)的控制端； 第205三選一多路選擇器(205)、第206三選一多路選擇器(206)的選擇控制端由FPGA芯片的配置SRAM中相應(yīng)位的控制字決定。
4.根據(jù)權(quán)利要求3所述的可編程信號(hào)處理單元，其特征在于，所述第一級(jí)模塊中: 第一功能產(chǎn)生單元(110)和第三功能產(chǎn)生單元(130)的MODE管腳均連接至第一模式輸入信號(hào)(MODEl)； 第二功能產(chǎn)生單元(120)和第四功能產(chǎn)生單元(140)的MODE管腳均連接至第二模式輸入信號(hào)(M0DE2)； 第一功能產(chǎn)生單元(110)和第二功能產(chǎn)生單元(120)的DATA管腳均連接至第一 DATA信號(hào)(DATAl)； 第三功能產(chǎn)生單元(130)和第四功能產(chǎn)生單元(140)的DATA管腳均連接至第二 DATA信號(hào)(DATA2)； 第一功能產(chǎn)生單元(110)和第二功能產(chǎn)生單元(120)的WE管腳均連接至第一 WE信號(hào)(WEl)； 第三功能產(chǎn)生單元(130)和第四功能產(chǎn)生單元(140)的WE管腳均連接至第二 WE信號(hào)(WE2)； 第一功能產(chǎn)生單元(110)和第二功能產(chǎn)生單元(120)的CLK管腳均連接至第一 CLK信號(hào)(CLKl)； 第三功能產(chǎn)生單元(130)和第四功能產(chǎn)生單元(140)的CLK管腳均連接至第二 CLK信號(hào)(CLK2)。
5.根據(jù)權(quán)利要求4所述的可編程信號(hào)處理單元，其特征在于，還包括:四組WR輸入選擇器，分別用于相應(yīng)功能產(chǎn)生單元WR信號(hào)的輸入，每組WR輸入選擇器包括:k個(gè)二選一多路選擇器； 對(duì)于該k個(gè)二選一多路選擇器中的第i個(gè)二選一多路選擇器:其兩輸入端分別輸入D[i]、D[i+k]，其輸出端連接至相應(yīng)功能產(chǎn)生單元的WR[i]管腳，其中i = 0、1、……、k-2、k_l ； 該k個(gè)二選一多路選擇器的選擇控制端由FPGA芯片的配置SRAM中相應(yīng)位的控制字決定。
6.根據(jù)權(quán)利要求5所述的可編程信號(hào)處理單元，其特征在于，還包括:四組RD輸入選擇器，分別用于相應(yīng)功能產(chǎn)生單元RD信號(hào)的輸入，每組RD輸入選擇器包括:k-l個(gè)二選一多路選擇器和I個(gè)三選一多路選擇器； 對(duì)于該k-Ι個(gè)二選一多路選擇器中的第i個(gè)二選一多路選擇器:其兩輸入端分別輸入D[i]、D[i+k]，其輸出端連接至相應(yīng)功能產(chǎn)生單元的RD[i]管腳，其中i = 1、……、k-2、k_l ； 對(duì)于該I個(gè)三選一多路選擇器，其三輸入端中的兩輸入端分別輸入D [0]、D[k],其輸出端連接至相應(yīng)功能產(chǎn)生單元的RD[0]管腳；其中，對(duì)應(yīng)第一功能產(chǎn)生單元(110)和第二功能產(chǎn)生單元(120)的該三選一多路選擇器中，其三輸入端中的另一輸入端為該可編程信號(hào)處理單元的進(jìn)位輸入cin信號(hào)，對(duì)應(yīng)第三功能產(chǎn)生單元(130)和第四功能產(chǎn)生單元(140)的該三選一多路選擇器中，其三輸入端中的另一輸入端連接至第二功能產(chǎn)生單元的輸出端(RO 端)； 該k-ι個(gè)二選一多路選擇器、I個(gè)三選一多路選擇器的選擇控制端由FPGA芯片的配置SRAM中相應(yīng)位的控制字決定。
7.根據(jù)權(quán)利要求6所述的可編程信號(hào)處理單元，其特征在于，還包括: 時(shí)鐘增強(qiáng)模塊，其輸入為兩路時(shí)鐘信號(hào)CLKO和CLK1，其輸出的兩路時(shí)鐘信號(hào)ECLKO和ECLKl分別連接至第401寄存器(401)和第402寄存器(402)的elk管腳。
8.根據(jù)權(quán)利要求7所述的可編程信號(hào)處理單元，其特征在于，所述時(shí)鐘增強(qiáng)模塊包括: 第3031 二選一多路選擇器(3031)，其兩輸入端分別連接兩路時(shí)鐘信號(hào)CLK0、CLK1 ； 第一延時(shí)單元(3032)、第二延時(shí)單元(3033)、第三延時(shí)單元(3034)，其輸入均連接第3031 二選一多路選擇器(3031)的輸出； 第3035三選一多路選擇器(3035)，其三輸入端分別連接至:第一延時(shí)單元(3032)、第二延時(shí)單元(3033)、第三延時(shí)單元(3034)的輸出端； 第3036三選一多路選擇器(3036)，其三輸入端分別連接至--第3035三選一多路選擇器(3035)的輸出端、CLKl和CLKO ； 第3037三選一多路選擇器(3037)，`其三輸入端分別連接至--第3035三選一多路選擇器(3035)的輸出端、CLKl和CLKO ； 第3031 二選一多路選擇器(3031)、第3035三選一多路選擇器、第3036三選一多路選擇器、第3037三選一多路選擇器的選擇控制端由FPGA芯片的配置SRAM中相應(yīng)位的控制字決定。
9.根據(jù)權(quán)利要求8所述的可編程信號(hào)處理單元，其特征在于，工作于自適應(yīng)邏輯操作模式時(shí):模式控制信號(hào)M0DE1、M0DE2為0，用戶邏輯信號(hào)D[0~2k_l]中的D[i]、D[i+k]通過第i個(gè)多路選擇器進(jìn)入功能產(chǎn)生單元110、120、130、140中的RD[i]端，其中i = O、1、......、k_2、k—I ο
10.根據(jù)權(quán)利要求8所述的可編程信號(hào)處理單元，其特征在于，工作于細(xì)粒度RAM模式時(shí):模式控制信號(hào)MODEl、M0DE2為I ; 用戶存儲(chǔ)的讀、寫地址信號(hào)D[0~2k-l]中的D[i]、D[i+k]通過第i個(gè)多路選擇器進(jìn)入功能產(chǎn)生單元 110、120、130、140 中的 RD[i]端和 WR[i]端，其中 i = 0、1、......、k_2、k_l ； WCLKU WCLK2接用戶存儲(chǔ)的寫時(shí)鐘信號(hào)；DATA1、DATA2接用戶存儲(chǔ)的數(shù)據(jù)；WE1、WE2接用戶存儲(chǔ)的寫使能信號(hào)； 令第101三選一多路選擇器(101)、第205三選一多路選擇器(205)的“GND”端作為輸出端，第102三選一多路選擇器(102)、第206三選一多路選擇器(206)的“VCC”端作為輸出端，4個(gè)功能產(chǎn)生單元中僅110和140工作，則在該模式下，功能產(chǎn)生單元110的輸出151通過第201 二選一多路選擇器(201)、第301 二選一多路選擇器(301)輸出到節(jié)點(diǎn)311，功能產(chǎn)生單元140的輸出154通過第204 二選一多路選擇器(204)、第302 二選一多路選擇器(302)輸出到節(jié)點(diǎn)312。
11.根據(jù)權(quán)利要求8所述的可編程信號(hào)處理單元，其特征在于，工作于細(xì)粒度ROM模式時(shí):模式控制信號(hào)M0DE1、M0DE2為0，用戶讀地址信號(hào)D[0~2k-l]中的D[i]、D[i+k]通過第i個(gè)多路選擇器進(jìn)入功能產(chǎn)生單元110、120、130、140中的RD[i]端，其中i = O、1、……、k_2、k—I ο
12.根據(jù)權(quán)利要求8所述的可編程信號(hào)處理單元，其特征在于，工作于混合模式時(shí):模式控制信號(hào)MODEl為0，用戶邏輯信號(hào)D [O~2k-l]中的D [i]、D [i+k]通過第i個(gè)多路選擇器進(jìn)入功能產(chǎn)生單元110、130中的RD[i]端，其中i = 0、1、……、k-2、k-l ；當(dāng)功能產(chǎn)生單元120、140做ROM操作時(shí)，M0DE2為0，用戶存儲(chǔ)的讀地址信號(hào)D[0~2k-l]中的D[i]、D[i+k]通過第i個(gè)多路選擇器進(jìn)入功能產(chǎn)生單元120、140中的RD[i]端； 當(dāng)功能產(chǎn)生單元140做細(xì)粒度RAM操作時(shí)，M0DE2為1，用戶存儲(chǔ)的讀、寫地址信號(hào)D [O~2k-l]中的D [i]、D [i+k]通過第i個(gè)多路選擇器進(jìn)入功能產(chǎn)生單元140中的RD [i]端和WR[i]端，其中i = 0、1、……、k-2、k-l ;WCLK2接用戶存儲(chǔ)的寫時(shí)鐘信號(hào)，DATA2接用戶存儲(chǔ)的數(shù)據(jù)；WE2接用戶存儲(chǔ)的寫使能信號(hào)。
13.根據(jù)權(quán)利要求1至12中任一項(xiàng)所述的可編程信號(hào)處理單元，其特征在于，所述第一功能產(chǎn)生單元(110)、第二功能產(chǎn)生單元(120)、第三功能產(chǎn)生單元(130)和第四功能產(chǎn)生單元(140)均為相同的可編程功能產(chǎn)生單元，該可編程功能產(chǎn)生單元包括: 寫操作控制模塊:其在用戶電路實(shí)現(xiàn)細(xì)粒度RAM寫操作時(shí)，控制MC陣列存儲(chǔ)所述RAM中的用戶數(shù)據(jù)；` MC陣列:其在用戶電路實(shí)現(xiàn)用戶邏輯運(yùn)算以及細(xì)粒度ROM功能時(shí)，用于存儲(chǔ)配置數(shù)據(jù)；在用戶電路實(shí)現(xiàn)細(xì)粒度RAM寫操作時(shí)，用于存儲(chǔ)所述RAM中的用戶數(shù)據(jù)； 讀操作控制模塊:其用于讀出MC陣列中存儲(chǔ)的數(shù)據(jù)。
14.根據(jù)權(quán)利要求13所述的可編程信號(hào)處理單元，其特征在于，所述MC陣列包括多個(gè)MC,每個(gè)MC包括:兩個(gè)反相器和4個(gè)NMOS管，其中一個(gè)反相器的兩端分別經(jīng)一個(gè)NMOS管接配置數(shù)據(jù)輸入端，而另一個(gè)反相器的兩端分別經(jīng)一個(gè)NMOS管接用戶數(shù)據(jù)輸入端；且兩個(gè)反相器首尾相接。
15.根據(jù)權(quán)利要求13所述的可編程信號(hào)處理單元，其特征在于，所述寫操作控制模塊用于接收模式控制信號(hào)、存儲(chǔ)器寫使能信號(hào)、寫地址信號(hào)和寫時(shí)鐘信號(hào)，其在模式控制信號(hào)、存儲(chǔ)器寫使能信號(hào)和寫時(shí)鐘信號(hào)的控制下，將所接收到的寫地址信號(hào)譯碼成用戶存儲(chǔ)數(shù)據(jù)的地址后輸出至MC陣列的用戶數(shù)據(jù)的地址輸入端。
16.根據(jù)權(quán)利要求13所述的可編程信號(hào)處理單元，其特征在于，所述模式控制信號(hào)用于控制所述寫操作控制模塊是否工作。
17.如權(quán)利要求14所述的可編程信號(hào)處理單元，其特征在于，在用戶電路被配置成實(shí)現(xiàn)細(xì)粒度RAM功能時(shí)，所述MC陣列中的每個(gè)MC接收寫操作控制模塊譯碼輸出的用戶數(shù)據(jù)的存儲(chǔ)地址和來自用戶電路的用戶存儲(chǔ)數(shù)據(jù)，并根據(jù)所述用戶存儲(chǔ)數(shù)據(jù)的地址存儲(chǔ)來自用戶電路的所述用戶存儲(chǔ)數(shù)據(jù)。
18.如權(quán)利要求14所述的可編程信號(hào)處理單元，其特征在于，在用戶電路被配置成實(shí)現(xiàn)用戶邏輯運(yùn)算功能或細(xì)粒度ROM功能時(shí)，所述MC陣列中的每個(gè)MC接收來自FPGA的配置地址和配置數(shù)據(jù)，并根據(jù)所述配置地址信號(hào)，存儲(chǔ)所述配置數(shù)據(jù)。
19.如權(quán)利要求13所述的可編程信號(hào)處理單元，其特征在于，所述讀操作控制模塊用于實(shí)現(xiàn)對(duì)MC陣列存儲(chǔ)數(shù)據(jù)的異步讀出操作；其接收來自MC陣列中存儲(chǔ)的數(shù)據(jù)和來自用戶電路的讀操作地址信號(hào)，并根據(jù)所述讀操作地址信號(hào)讀出所述MC陣列中存儲(chǔ)的數(shù)據(jù)；其中，在用戶電路被配置成實(shí)現(xiàn)用戶邏輯運(yùn)算功能時(shí)，所述讀操作地址信號(hào)來自于用戶電路的用戶邏輯信號(hào)；在用戶電路被配置成實(shí)現(xiàn)細(xì)粒度ROM功能或細(xì)粒度RAM功能時(shí)，所述讀操作地址信號(hào)來自于存儲(chǔ)器讀地址信號(hào)。
20.如權(quán)利要求13所述的可編程信號(hào)處理單元，其特征在于，在用戶電路被配置成實(shí)現(xiàn)用戶邏輯運(yùn)算功能時(shí)，在配置階段，MC陣列接收并存儲(chǔ)來自FPGA的配置數(shù)據(jù)和配置地址，而在用戶電路工作階段，MC陣列和讀操作控制模塊實(shí)現(xiàn)查找表LUT的功能。
21.如權(quán)利要求13所述的可編程信號(hào)處理單元，其特征在于，在用戶電路實(shí)現(xiàn)細(xì)粒度RAM功能時(shí)，寫操作控制模塊接收RAM的寫地址信號(hào)，并將其進(jìn)行譯碼后輸出至MC陣列，MC陣列接收來自用戶電路中用戶存儲(chǔ)數(shù)據(jù)和寫操作控制模塊的譯碼地址后，根據(jù)所述譯碼地址存儲(chǔ)所述用戶存儲(chǔ)數(shù)據(jù)；讀操作控制模塊接收RAM讀地址信號(hào)，并根據(jù)所述讀地址信號(hào)從所述MC陣列中讀出所存儲(chǔ)的用戶存儲(chǔ)數(shù)據(jù)。
22.如權(quán)利要求13所述的可編程信號(hào)處理單元，其特征在于，在實(shí)現(xiàn)細(xì)粒度ROM功能時(shí)，在配置階段，MC陣列接收來自FPGA的配置地址和配置數(shù)據(jù)，并根據(jù)所述配置地址存儲(chǔ)所述配置數(shù)據(jù)；而在用戶電路工作階段，所述讀操作控制模塊接收來自用戶電路中ROM的讀地址信號(hào)，并根據(jù)所 述讀地址信號(hào)從所述MC陣列中讀出所存儲(chǔ)的配置數(shù)據(jù)。
【文檔編號(hào)】G06F15/76GK103631754SQ201310432190
【公開日】2014年3月12日 申請(qǐng)日期:2013年9月22日 優(yōu)先權(quán)日:2013年9月22日
【發(fā)明者】楊海鋼, 李威, 高麗江 申請(qǐng)人:中國(guó)科學(xué)院電子學(xué)研究所