用于生成用于雙重構(gòu)圖技術(shù)的布局的系統(tǒng)和方法
【專利摘要】一方面提供一種用于生成用于雙重構(gòu)圖技術(shù)的布局的系統(tǒng)。在一個(gè)實(shí)施例中，該系統(tǒng)包括：(1)確定性邊界互連特征生成器，被配置為基于至少一個(gè)雙重構(gòu)圖設(shè)計(jì)規(guī)則為單元生成確定性邊界互連特征；和(2)與所述確定性邊界互連特征生成器相關(guān)的單元布置和互連布線工具，被配置為布置所述確定性邊界互連特征和所述單元的與此相關(guān)的其它特征。
【專利說(shuō)明】用于生成用于雙重構(gòu)圖技術(shù)的布局的系統(tǒng)和方法
【技術(shù)領(lǐng)域】
[0001]本申請(qǐng)一般地涉及集成電路(ICs)，并且更具體地，涉及雙重構(gòu)圖情況下的IC設(shè)計(jì)技術(shù)。
【背景技術(shù)】
[0002]電路設(shè)計(jì)者使用電子設(shè)計(jì)自動(dòng)化(EDA)工具，一種計(jì)算機(jī)輔助設(shè)計(jì)(CAD)工具，用來(lái)設(shè)計(jì)和布局電子電路，包括系統(tǒng)地表達(dá)以電路的操作為基礎(chǔ)的邏輯、仿真電路操作、確定單元(即，包括器件的邏輯元件，例如，晶體管)的安置位置以及將所述單元耦合在一起的互連的布線位置。EDA工具允許設(shè)計(jì)者構(gòu)造電路以及使用計(jì)算機(jī)模擬其執(zhí)行，無(wú)需昂貴、冗長(zhǎng)的人工制造過(guò)程。對(duì)于設(shè)計(jì)現(xiàn)代ICs，特別是超大規(guī)模集成電路(VLSICs)，EDA工具是不可缺少的。因此，EDA工具被廣泛使用。
[0003]在初始“設(shè)計(jì)”階段，電路設(shè)計(jì)者采用一或多個(gè)EDA工具來(lái)建立所期望的電子電路的邏輯表達(dá)。在對(duì)電路的邏輯表達(dá)如預(yù)期般運(yùn)轉(zhuǎn)感到滿意之后(典型地，通過(guò)仿真)，電路設(shè)計(jì)者于是采用稱為“1C編譯器”(ICC)的EDA工具將該邏輯表達(dá)(典型地，具體化為“網(wǎng)表”)自動(dòng)轉(zhuǎn)化為在“實(shí)現(xiàn)”階段中的一個(gè)或多個(gè)光刻掩模上的電路中的每個(gè)單元的相應(yīng)的物理表達(dá)。該實(shí)現(xiàn)階段典型地包括兩個(gè)子階段:“布置”子階段，其中從庫(kù)中選擇合適的柵并將它們相對(duì)于彼此安置在代表將要支撐單元的襯底的區(qū)域中；以及“布線”子階段，其中越過(guò)該單元中的襯底規(guī)定局部互連的路線以產(chǎn)生內(nèi)聚(cohesive)的電子電路。然后這些單元相對(duì)于彼此被安置，布局單元間互連以產(chǎn)生整個(gè)IC或“芯片”的物理表達(dá)。最后，利用這些光刻掩模建立襯底上的IC特征層并由此形成1C。
[0004]超大規(guī)模IC(VLSIC)技術(shù)中的特征尺寸，特別是互補(bǔ)互連-氧化物半導(dǎo)體(CMOS)類型的特征尺寸，繼續(xù)縮小。遺憾的是，用于制備這些特征的光刻所采用的光的波長(zhǎng)沒有那么快地縮短。因此，在光刻技術(shù)中已經(jīng)做出了各種改進(jìn)以讓其跟上特征尺寸的縮小。這些技術(shù)包括相移掩模以及最近的雙重構(gòu)圖(dual patterning)。雙重構(gòu)圖采用兩個(gè)光刻掩模代替僅用一個(gè)，以限定VLSIC中的微細(xì)間距特征。
[0005]最近的CMOS技術(shù)(典型地，20nm以及更低)的平版的挑戰(zhàn)需要不僅是柵的雙重構(gòu)圖，而且需要局部互連甚至一些薄互連布線層的雙重構(gòu)圖。遺憾的是，雙重構(gòu)圖需要確定是否可以將特征布局在兩個(gè)掩模上哪個(gè)位置的復(fù)雜的設(shè)計(jì)規(guī)則。同時(shí)必需地，這些設(shè)計(jì)規(guī)則提出了值得注意的IC布圖挑戰(zhàn)，特別是在鄰接的輸入/輸出(I / O)緩沖器或例如靜電放電保護(hù)箝位電路的支持單元之間的邊界處。當(dāng)根據(jù)不同的要求布圖鄰接的緩沖器或單元時(shí)，上述挑戰(zhàn)變得特別明顯。孤立地看似合理的單元布圖，當(dāng)其被鄰近其它單元布圖布局時(shí)，仍可能會(huì)造成破壞(violations)。由于鄰近的互連或芯片層填充圖案被規(guī)定專用于雙重構(gòu)圖互連的互連設(shè)計(jì)規(guī)則，大的核心塊也會(huì)存在問題。

【發(fā)明內(nèi)容】

[0006]—方面提供一種用于生成用于雙重構(gòu)圖技術(shù)的布局的系統(tǒng)。在一個(gè)實(shí)施例中，該系統(tǒng)包括:(1)確定性邊界互連特征生成器，被配置為基于至少一個(gè)雙重構(gòu)圖設(shè)計(jì)規(guī)則為單元生成確定性邊界互連特征；和(2)與所述確定性邊界互連特征生成器相關(guān)的單元布置和互連布線工具，并被配置為布置所述確定性邊界互連特征和所述單元的與此相關(guān)的其它特征。
[0007]另一方面提供一種生成用于雙重構(gòu)圖技術(shù)的布局的方法，在一個(gè)實(shí)施例中，該方法包括:(I)基于至少一個(gè)雙重構(gòu)圖設(shè)計(jì)規(guī)則為單元生成確定性邊界互連特征；以及(2)布置所述確定性邊界互連特征和所述單元的與此相關(guān)的其它特征。
[0008]再一方面提供一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，包含用于利用混合單元庫(kù)來(lái)設(shè)計(jì)和實(shí)現(xiàn)電路的程序指令。在一個(gè)實(shí)施例中，由計(jì)算機(jī)系統(tǒng)的一個(gè)或多個(gè)處理器執(zhí)行所述程序指令使得所述一個(gè)或多個(gè)處理器:(I)基于至少一個(gè)雙重構(gòu)圖設(shè)計(jì)規(guī)則為單元生成確定性邊界互連特征；以及(2)布置所述確定性邊界互連特征和所述單元的與此相關(guān)的其它特征。
【專利附圖】

【附圖說(shuō)明】
[0009]參考結(jié)合附圖的以下的描述，其中:
[0010]圖1是IC的I / O環(huán)的示圖；
[0011]圖2A是根據(jù)傳統(tǒng)設(shè)計(jì)規(guī)則布圖的IC的I / O緩沖器單元的示圖；
[0012]圖2B是受益于確定性邊界互連特征(DBIF)實(shí)施例布圖的IC的I / O緩沖器單元的示圖；
[0013]圖3是根據(jù)傳統(tǒng)設(shè)計(jì)規(guī)則布圖的三個(gè)相鄰I / O緩沖器單元的示圖；
[0014]圖4是圖3的示圖的更詳細(xì)的部分；
[0015]圖5是受益于U型DBIF實(shí)施例布圖的三個(gè)相鄰I / O緩沖器單元的示圖；
[0016]圖6是圖5的示圖的更詳細(xì)的部分；
[0017]圖7是受益于側(cè)面單元DBIF實(shí)施例布圖的三個(gè)相鄰I / O緩沖器單元的示圖；
[0018]圖8是受益于具有一 P-襯底結(jié)(tie)的U型DBIF實(shí)施例布圖的三個(gè)相鄰I / O緩沖器單元的示圖；
[0019]圖9是受益于側(cè)面單元DBIF實(shí)施例布圖的三個(gè)相鄰I / O緩沖器單元的局部互連層的示圖；
[0020]圖10是圖9的示圖的更詳細(xì)的部分；
[0021]圖11是具有一完整環(huán)DBIF實(shí)施例的核心塊的示圖；以及
[0022]圖12是用于生成用于雙重構(gòu)圖CMOS技術(shù)的物理確定性邊界互連特征的系統(tǒng)和方法的一個(gè)實(shí)施例的混合塊/流程圖。
【具體實(shí)施方式】
[0023]以往，雙重構(gòu)圖僅對(duì)給定IC設(shè)計(jì)中的柵(門)(gate)起作用，然而，現(xiàn)在雙重構(gòu)圖對(duì)局部互連層起作用，甚至干預(yù)一些薄的互連層。
[0024]用于處理I / O緩沖器邊界條件的傳統(tǒng)方法涉及采用簡(jiǎn)單的最小間距設(shè)計(jì)規(guī)則以保證內(nèi)部互連和單元邊界間的最小間距，或者限定一完全沒有特征的“無(wú)特征允許區(qū)域”這種傳統(tǒng)方法允許在相同的“族”(即，具有相同的頂層電源導(dǎo)軌)中的I / O緩沖器和支持單元混合和匹配。遺憾的是，必須進(jìn)行一驗(yàn)證過(guò)程以證明這些設(shè)計(jì)規(guī)則是正確的。為了驗(yàn)證這些設(shè)計(jì)規(guī)則，需要用單元的所有可能的結(jié)合建立一個(gè)大的測(cè)試單元。發(fā)現(xiàn)該驗(yàn)證過(guò)程對(duì)于具有簡(jiǎn)單設(shè)計(jì)規(guī)則的年代更久的工藝技術(shù)是足夠的，但是更新的、雙重構(gòu)圖CMOS技術(shù)具有更為復(fù)雜的設(shè)計(jì)規(guī)則，包括電壓決定的間距設(shè)計(jì)規(guī)則和禁止間隙設(shè)計(jì)規(guī)則(與其它互連相距特定距離范圍的間距不被允許)。這些只是少許種類的可能存在于特定應(yīng)用中的設(shè)計(jì)規(guī)則。例如，如果最小間距設(shè)計(jì)規(guī)則要求50nm間距，需要遵守保持互連于給定單元邊界之內(nèi)25nm。遺憾的是，即使遵循傳統(tǒng)的最小間距設(shè)計(jì)規(guī)則時(shí)，最近最新水平的CMOS技術(shù)也可能產(chǎn)生破壞。例如，如果具有距單元邊界25nm的互連的I/O緩沖器對(duì)接到具有距該單元邊界45nm(遠(yuǎn)大于最小值)的互連的單元，存在禁止間隙設(shè)計(jì)規(guī)則禁止互連彼此間距在60nm至IlOnm的范圍，該互連大概彼此相隔70nm，這違背了該禁止間隙設(shè)計(jì)規(guī)則(將在以下結(jié)合圖7示出)。隨著設(shè)計(jì)的復(fù)雜化，禁止的間隙作為互連寬度的函數(shù)而改變，因而基于可能的鄰接單元中的互連預(yù)知于何處布置互連是困難的。
[0025]進(jìn)一步加重挑戰(zhàn)的是，如果為這種特殊的單元接界布局互連，不同的單元接界可能具有不同的一套邊界布局設(shè)計(jì)規(guī)則，這可在這種“固定的”區(qū)域中導(dǎo)致新的破壞。結(jié)果是采用傳統(tǒng)方法布圖特征是繁重的、耗時(shí)的，而且趨向于非必要地建立大的I/o緩沖器和支持單元。
[0026]類似地，對(duì)于大的核心單元，傳統(tǒng)方案是布置所有互連距邊界不小于由最小間距設(shè)計(jì)規(guī)則確定的最小間距的二分之一。遺憾的是，對(duì)于多重條件下要求的所有的不同互連和通孔間距，選擇合理尺寸的其中無(wú)互連可被布置的無(wú)特征允許區(qū)域變得困難。雖然擴(kuò)大該無(wú)特征允許區(qū)域可能看似是合理的解決方案，但所導(dǎo)致的用于布圖互連的變小的窗口可能會(huì)違背各種互連密度設(shè)計(jì)規(guī)則。為糾正這種情況，圍繞每個(gè)核心塊電路，需要進(jìn)行繁重的人工勞動(dòng)以恰好獲得適合于雙重構(gòu)圖互連的互連、通孔間距與互連密度的正確的平衡。這不是一種可接受的解決方案。
[0027]正如所屬領(lǐng)域技術(shù)人員意識(shí)到的，典型地，雙重構(gòu)圖設(shè)計(jì)規(guī)則包括禁止間距設(shè)計(jì)規(guī)則、電壓決定的間距設(shè)計(jì)規(guī)則、通孔間距設(shè)計(jì)規(guī)則、密度設(shè)計(jì)規(guī)則以及特殊雙重圖案間距/特征設(shè)計(jì)規(guī)則。接近于塊的邊界布圖特征，特別是布圖常被鄰接彼此布局的I/o緩沖器單元可能變得非常困難且經(jīng)歷反復(fù)試驗(yàn)和錯(cuò)誤。圖1，IClOO的I / O環(huán)110的布圖，示出了這一點(diǎn)。該I/o環(huán)110包含多個(gè)彼此鄰近布圖的I/O緩沖器單元(未標(biāo)注)。如上所述，當(dāng)特定層中的特征尺寸是如此微細(xì)的間距以致需要雙重構(gòu)圖時(shí)，這種鄰近導(dǎo)致需要復(fù)雜的設(shè)計(jì)規(guī)則。通常，不同的I/o緩沖器單元由不同的設(shè)計(jì)者布圖，它們被布圖以最優(yōu)化單個(gè)I/O緩沖器單元的布圖，這使得問題復(fù)雜。在實(shí)際環(huán)境中，設(shè)計(jì)者沒有提早意識(shí)到邊界條件在鄰近緩沖器或單元中占優(yōu)勢(shì)。這些不確定性阻撓設(shè)計(jì)者和布圖工作，因?yàn)椴紙D破壞需要人工的、耗時(shí)的補(bǔ)救。
[0028]因此，這里認(rèn)識(shí)到減少在I / O緩沖器邊界的不確定性的需求。根據(jù)在此公開中介紹了 DBIF的概念。DBIF被限定為物理特征(S卩，由一種或多種傳導(dǎo)材料構(gòu)成，典型地由金屬材料構(gòu)成)，該物理特征:(I)采用一種或多種雙重構(gòu)圖設(shè)計(jì)規(guī)則限定和布圖以及(2)阻止其它特征與其共存。DBIF為單元或塊的一或多層建立確定性布線邊界，其減少、并且或許完全避免用于限定和布圖該DBIF的該一或多利雙重構(gòu)圖設(shè)計(jì)規(guī)則的破壞。因此，DBIF主要存在以阻礙、或許阻止其它特征破壞一或多種雙重構(gòu)圖設(shè)計(jì)規(guī)則。關(guān)于本公開的目的，“雙重構(gòu)圖”包含使用至少兩個(gè)光刻掩模以在特定IC的一特定層上形成一特定特征。[0029]DBIF被沿著一或多個(gè)側(cè)邊、在I / O緩沖器和所有潛在的鄰接單元(例如，ESD箝位電路、電容器單元、填充單元以及其它支持單元)的邊界上或接近邊界產(chǎn)生并且布局。DBIF允許設(shè)計(jì)者精確地知道邊界特征是什么，從而能夠確定地滿足所有布線/互連相關(guān)的間距、禁止間隙和密度設(shè)計(jì)規(guī)則。在某些實(shí)施例中，由于這些問題可能產(chǎn)生的單元布置完全消失。
[0030]大的核心電路塊，例如SRAM和模擬塊，不與其它塊時(shí)接，但是它們經(jīng)受與I/O緩沖器相同類型的非確定性邊界布線并且進(jìn)而雙重構(gòu)圖互連間距設(shè)計(jì)規(guī)則的相同的不確定性。因此，這里描述的系統(tǒng)和方法的一些實(shí)施例被設(shè)定為向大的核心電路塊提供確定性邊界特征。引入被供給塊(模擬、I / 0，等)內(nèi)邊界特征布置的布置和布線工具來(lái)布置靠近該塊的路線，該塊將通過(guò)構(gòu)建被修正。
[0031]DBIF給設(shè)計(jì)者確定性的(B卩，已知的)邊界，并且限制所有內(nèi)部雙重構(gòu)圖的互連和互連填充特征，防止用于各種I/o緩沖器和支持單元間的雙重構(gòu)圖的互連特征的復(fù)雜布圖設(shè)計(jì)規(guī)則被破壞。對(duì)于大的核心塊，例如SRAMs或模擬塊，DBIF限制雙重構(gòu)圖的內(nèi)部互連和互連填充層，且因此阻止它們和外部布線由于無(wú)法預(yù)料的情況造成破壞。DBIF建立一致的、確定性邊界，在此可將簡(jiǎn)單的設(shè)計(jì)規(guī)則應(yīng)用于圍繞單元的布線，不需考慮禁止間隙、大通孔間距設(shè)計(jì)規(guī)則、電壓決定的間距設(shè)計(jì)規(guī)則和關(guān)于內(nèi)部布線的其它特殊雙重圖案特征設(shè)計(jì)規(guī)則。
[0032]這里描述的DBIF的各種實(shí)施例包括局部(即，單元內(nèi))和單元間部分兩者，它們一起物理地用來(lái)分離內(nèi)部雙重構(gòu)圖的特征和外部雙重構(gòu)圖的特征(以下將結(jié)合圖2A，8，9和10示出)。雖然大多數(shù)DBIF實(shí)施例相對(duì)地長(zhǎng)且沿著單元的一或多側(cè)的總體延伸，通常，DBIF意在包括保證設(shè)計(jì)規(guī)則一致所需的這種區(qū)域；為了完整性或容易生成，DBIF中可包括其它的區(qū)域。例如，如果一個(gè)單元具有若干局部互連，而且所有的這些局部互連具有來(lái)自這些互連中的一個(gè)的最小間距要求，在生成DBIF過(guò)程中應(yīng)考慮該局部互連?？砂ㄆ渌植炕ミB，但這可能會(huì)使DBIF比必需的大。在DBIF附近布局的特征不需最大限度地密集；如果一局部互連需要比為了設(shè)計(jì)規(guī)則目的的互連更遠(yuǎn)離單元邊界布局，它可以偏移。如果為了設(shè)計(jì)規(guī)則目的任一互連層需要更寬或更窄，它可被修改或偏移。如果互連間距特征本身限制局部互連布置并且阻止局部互連越過(guò)單元邊界相互影響，DBIF可被設(shè)計(jì)為沒有局部互連。
[0033]不同實(shí)施例的DBIF的尺寸和形狀可以改變。DBIF可以是環(huán)繞整個(gè)單元的環(huán)，且這對(duì)I/O和大核心塊是一個(gè)好的解決方案。DBIF可以是U型，為終端連接留有敞開的一側(cè)。如果頂部和底部鄰接單元是不變的，例如當(dāng)?shù)撞渴敲芊猸h(huán)，頂部不鄰接任一單元，但代替地向一布線區(qū)域敞開，該布線區(qū)域具有許多終端特征以幫助限制頂部邊緣互連條件，DBIF可以僅包圍單元的右側(cè)和左側(cè)。如果該I/O環(huán)布局方法允許單元特征超過(guò)該布置和布線(P&R)邊界，該方法和P&R工具允許的話，DBIF也可以延伸至P&R邊界本身上而重疊。
[0034]DBIF的不同實(shí)施例可以用于I / O緩沖器和1/0支持單元，例如(但不限于)ESD箝位電路、電容器單元、填充單元以及其它I / O環(huán)單元。這些特征也可以用于核心塊單元，例如(但不限于)存儲(chǔ)器(例如，靜態(tài)隨機(jī)存取存儲(chǔ)器或SRAM、只讀存儲(chǔ)器或ROM、或內(nèi)容可尋址存儲(chǔ)器或CAM)、模擬電路(鎖相環(huán)或PLLs、溫度傳感器或讀出通道)以及其它大的數(shù)字塊。[0035]在不同實(shí)旋例中，同一族中的所有DBIF使用相同數(shù)量的互連層，優(yōu)選所有雙重構(gòu)圖的互連和最小局部互連層以設(shè)計(jì)規(guī)則限制單元邊界。不需包括非雙重構(gòu)圖的互連層，但如果也要求限制它們，也可以包括。如果存在任何長(zhǎng)度限制，這些互連可以重疊，并且相同互連之間的間隙交錯(cuò)。例如，如果一局部互連存在10 μ m的長(zhǎng)度限制且包括兩個(gè)局部互連，第一個(gè)局部互連可以延伸5 μ m，然后為間隙，再遍及設(shè)計(jì)的其余部分延續(xù)IOym的長(zhǎng)度，而下一個(gè)局部互連可以延申10 μ m,然后為間隙，再延續(xù)10 μ m的長(zhǎng)度，從而具有重疊間隙的形狀。
[0036]在多個(gè)實(shí)施例中，DBIF連接至IC的電源導(dǎo)軌。在一更具體的實(shí)施例中，一 I/O緩沖器族中的所有DBIF連接至同一電壓層以在兩個(gè)或多個(gè)I/O緩沖器之間保持設(shè)計(jì)規(guī)則一致。對(duì)于其中沒有族要求的大核心塊單元，應(yīng)該考慮合適的電壓層，例如地線。DBIF不用于向IC的任一內(nèi)部電路提供電力，但可以在電容器中使用?？蛇x擇實(shí)施例的DBIF被設(shè)為浮置，或者如果設(shè)計(jì)規(guī)則允許，可以部分被設(shè)為浮置。例如，互連的互連可以接地同時(shí)局部互連可以被設(shè)為浮置。
[0037]根據(jù)這里的教導(dǎo)，I/O緩沖器和支持單元將雙重構(gòu)圖的局部互連和互連的互連布置在單元邊界內(nèi)的環(huán)中，或布置在U型環(huán)的側(cè)面和底部(在單元邊界內(nèi))上，該U型環(huán)敞開的一側(cè)面對(duì)核心并且使得面對(duì)終端的典型地許多大核心沿著單元的所述一側(cè)限定互連邊界，或布置在單元的至少兩個(gè)相對(duì)側(cè)上，除了頂部和底部處的一小間距(假設(shè)由于密封環(huán)的布置I/o的底部將是確定性的，如圖4所示)。
[0038]圖2A是根據(jù)傳統(tǒng)設(shè)計(jì)規(guī)則布局的IC的I/O緩沖器單元210的示圖。圖2B是受益于一個(gè)實(shí)施例布圖的DBIF230的IC的I/O緩沖器單元220的示圖。如圖2B所示，該DBIF230具有一 U型并限制該I/O緩沖器單元220的左側(cè)、底部和右側(cè)。在圖2B的實(shí)施例中，該DBIF230物理地限制這些互連的互連。應(yīng)該注意到，圖2A和B沒有示出晶體管；為了清晰起見，僅示出了 M2、M3和M5互連層。
[0039]圖3是根據(jù)傳統(tǒng)設(shè)計(jì)規(guī)則布局的三個(gè)相鄰I / O緩沖器單元310、320、330的示圖。應(yīng)該注意到，圖3沒有示出晶體管；為了清晰起見，僅示出了 M2、M3和M5互連層。區(qū)域340代表緩沖器，其中允許布置互連以避免違背甚至應(yīng)用于非雙重構(gòu)圖的層中的相對(duì)簡(jiǎn)單最小間距設(shè)計(jì)規(guī)則。然而，在這些區(qū)域340甚至更深入到緩沖器單元310、320、330中的互連仍然處于違背雙重構(gòu)圖設(shè)計(jì)規(guī)則(例如，禁止間隙、寬互連間距設(shè)計(jì)規(guī)則和電壓決定的設(shè)計(jì)規(guī)則)的危險(xiǎn)之中。
[0040]圖4是圖3的示圖的更詳細(xì)的部分。圖4很好地示出了局部互連可以如何近地接近I/o緩沖器單元310、320之間的由線410所表示的單元邊界。矩形420示出了一組間距適當(dāng)緊密的互連。遺憾的是，矩形430示出一禁止間隙違例(violation);矩形440示出了一電壓決定的間距違例(例如，I伏的信號(hào)過(guò)于接近3伏的信號(hào))；以及矩形450示出了一寬互連至窄互連間距違例。
[0041]圖5是受益于U型DBIF實(shí)施例540布局的三個(gè)相鄰I/O緩沖器單元510、520、530的示圖。應(yīng)該注意到，類似于圖3，圖5沒有示出晶體管；為了清晰起見，僅示出了 M2、M3和M5互連層。
[0042]圖6是圖5的示圖的更詳細(xì)的部分。圖6示出了 DBIF實(shí)施例540如何物理地實(shí)施(enforce)到I/O緩沖器單元510、520內(nèi)的金屬間距。每個(gè)I/O緩沖器單元510、520包括多個(gè)局部互連。該DBIF中的該金屬建立一已知的針對(duì)下一個(gè)緩沖器單元的DBIF中的互連的邊界。來(lái)自這兩個(gè)緩沖器的內(nèi)部金屬將只和它們的局部DBIF相互影響，將每個(gè)緩沖器的局部互連與相互影響物理地隔離。只有物理上一致的DBIF越過(guò)單元邊界相互影響，從而去除越過(guò)單元邊界與另一單元相互影響的內(nèi)部雙重構(gòu)圖布線的復(fù)雜性和不確定性。
[0043]如果I / O環(huán)方法允許，DBIF可以布置在單元邊界本身上且重疊，如圖7所示。圖7是受益于側(cè)面單元DBIF實(shí)施例740布圖的三個(gè)相鄰I/O緩沖器單元710、720、730的的示圖。注意DBIF實(shí)旋例740中每個(gè)的底部仍在I / O緩沖器單元710、720、730的邊界之內(nèi)。這為了在具有P&R方法的I / O環(huán)單元中使用，P&R方法允許特征跨過(guò)單元PR邊界且允許與其它單元重疊。
[0044]由于可能使用支持單元，例如在密封環(huán)和I/O緩沖器/支持單元的底部之間的電容器或ESD單元，U型或整個(gè)環(huán)可能是最有益的。對(duì)于大核心塊例如SRAMs或模擬塊例如PLLs、串行器/解串器(串化解串器)電路或溫度傳感器，整個(gè)單元可能是環(huán)形的且具有雙重構(gòu)圖的互連，可能除了用于終端的開口。在一個(gè)實(shí)施例中，DBIF包括一襯底結(jié)，該襯底結(jié)也可限制基層以及局部互連和互連1，如圖8所示。圖8是受益于具有一 P-襯底結(jié)的U型DBIF實(shí)施例840布圖的三個(gè)相鄰I / O緩沖器單元810、820、830的示圖?？商娲腄BIF實(shí)施例是環(huán)繞I/O緩沖器單元810、820、830的完整的環(huán)。在圖8的實(shí)施例中，該P(yáng)-襯底結(jié)合并局部互連以及ml、有源層和注入層以進(jìn)一步限制所有基層(尚未雙重構(gòu)圖)以及雙重構(gòu)圖的層。
[0045]在示出的實(shí)施例中，堆疊的互連層布置于同一族的所有I / O緩沖器和支持單元的單元邊界之內(nèi)，從而當(dāng)任意兩個(gè)族單元被并排布置時(shí)，它們通過(guò)復(fù)雜的雙重圖案特征設(shè)計(jì)規(guī)則，但保持足夠近以至于不明顯有害地影響互連密度和內(nèi)部單元布線。
[0046]如上所述，因?yàn)橛糜陔p重構(gòu)圖的特征的所有新的和復(fù)雜的設(shè)計(jì)規(guī)則和新的電壓決定的互連間距設(shè)計(jì)規(guī)則，經(jīng)過(guò)檢驗(yàn)而可靠的、于I/O緩沖器、I / O支持單元或大核心單元周圍使用無(wú)特征允許區(qū)域的方法對(duì)于使用雙重構(gòu)圖的局部互連和互連的新技術(shù)不起作用。作為一種物理特征的本發(fā)明的確定性邊界互連特征(DBIF)將會(huì)縮短設(shè)計(jì)時(shí)間，簡(jiǎn)化潛在鄰接I/O緩沖器單元的布局。它也將會(huì)使得大核心單元例如存儲(chǔ)器和模擬塊的設(shè)計(jì)容易，因?yàn)镈BIF將建立一物理邊界以分離內(nèi)部和外部特征并保持它們均相對(duì)于一已知雙重構(gòu)圖的互連特征DRC無(wú)瑕疵。
[0047]圖9是受益于側(cè)面單元DBIF實(shí)施例940布圖的三個(gè)相鄰I/O緩沖器單元910、920、930的局部互連層的示圖。主要以示出在相鄰I/O緩沖器單元910、920、930環(huán)境中的側(cè)面單元DBIF實(shí)施例940為目的介紹圖9，其中DBIF實(shí)施例940采用局部互連作為其整個(gè)結(jié)構(gòu)的一部分。
[0048]圖10是圖9的示圖的更詳細(xì)的部分，特別示出了 DBIF處的一局部互連的特寫。水平延伸的局部互連1010、1020被一08正940限制。在圖10中，該DBIF940包括兩個(gè)垂直局部互連940a、940b。然而，只有垂直局部互連940a、940b中的一個(gè)可被采用作為該DBIF940的一部分。但是，包括兩個(gè)以調(diào)節(jié)密度。如果不關(guān)注密度，且單獨(dú)限制局部互連可保證它們?cè)竭^(guò)鄰接單元邊界而不會(huì)違背任何雙重構(gòu)圖設(shè)計(jì)規(guī)則，該局部互連不需成為該DBIF940的一部分。
[0049]圖11是具有一完整環(huán)DBIF實(shí)施例的核心塊的示圖。圖11示出了一由DBIF1120完全環(huán)繞的核心塊1110，除了在上部左側(cè)角落1130的金屬2，終端引腳位于該角落1130。
[0050]圖12是用于生成用于雙重構(gòu)圖CMOS技術(shù)的物理DBIFs的系統(tǒng)和方法的一個(gè)實(shí)施例的混合塊/流程圖。圖12示出電路建立過(guò)程中的兩個(gè)階段(或許處于其它階段間):單元設(shè)計(jì)/實(shí)現(xiàn)階段1210和芯片實(shí)現(xiàn)階段1220。
[0051]在該單元設(shè)計(jì)/實(shí)現(xiàn)階段1210，一或多個(gè)設(shè)計(jì)者采用一或多個(gè)單元設(shè)計(jì)EDA工具1211以建立一邏輯單元表達(dá)1212。在示出的實(shí)施例中，一網(wǎng)表表示該邏輯單元表達(dá)1212。然后，典型地，該一或多個(gè)設(shè)計(jì)者采用一或多個(gè)單元模擬EDA工具1213，使該邏輯單元表達(dá)1212經(jīng)受一或多次模擬。該一或多次模擬的結(jié)果會(huì)促使該一或多個(gè)設(shè)計(jì)者修改該邏輯單元表達(dá)1212直到其如預(yù)期地般工作。
[0052]然后，采用一或多個(gè)柵布置EDA工具1214和一或多個(gè)局部互連布線EDA工具1215以通過(guò)布置柵和局部互連將該邏輯單元表達(dá)1212轉(zhuǎn)換為一物理單元表達(dá)1216。然而，在布置柵或局部互連之前，確定實(shí)現(xiàn)該邏輯單元表達(dá)1212的IC的某些層是否需要雙重構(gòu)圖。如果一或多層需要雙重構(gòu)圖，此處公開的教導(dǎo)需要生成用于該單元的DBIF。結(jié)果，首先生成并布圖DBIF，從而阻止隨后布圖的棚和局部互連違背雙重構(gòu)圖設(shè)計(jì)規(guī)則。
[0053]因此，在圖12的實(shí)施例中，假設(shè)一或多層需要雙重構(gòu)圖，該一或多個(gè)棚布置EDA工具1214調(diào)用一 DBIF生成器1217。該DBIF生成器1217被配置為生成用于需要基于至少一個(gè)雙重構(gòu)圖設(shè)計(jì)規(guī)則的雙重構(gòu)圖的單元的至少一些層的DBIF。在圖12的實(shí)施例中，該至少一歌雙重構(gòu)圖設(shè)計(jì)規(guī)則包含在雙重構(gòu)圖設(shè)計(jì)規(guī)則數(shù)據(jù)庫(kù)1218中，該數(shù)據(jù)庫(kù)1218可以是單獨(dú)的數(shù)據(jù)庫(kù)或另一數(shù)據(jù)庫(kù)的一部分。
[0054]生成了用于該單元的DBIF，然后，該一或多個(gè)柵布置EDA工具1214首先布置該DBIF0在首先布置該DBIF之后，該一或多個(gè)柵布置EDA工具1214于是在該單元中布置柵。一旦柵布置完，與該一或多個(gè)柵布置EDA工具1214相關(guān)的一或多個(gè)局部互連布線EDA工具1215被配置為在該單元中布線局部互連。
[0055]在該一或多個(gè)單元設(shè)計(jì)EDA工具1211、該邏輯單元表達(dá)1212、該一或多個(gè)單元模擬工具1213、該一或多個(gè)柵布置EDA工具1214、該一或多個(gè)局部互連布線EDA工具1215、該物理單元實(shí)現(xiàn)1216、該DBIF生成器1217和該數(shù)據(jù)庫(kù)1218之間延伸的箭頭線意在圖解表示信息流以及在單元設(shè)計(jì)/實(shí)現(xiàn)階段1210中發(fā)生的至少一些過(guò)程的迭代性質(zhì)。
[0056]在芯片實(shí)現(xiàn)階段1220，采用一或多個(gè)單元布置EDA工具1221被配置為，通過(guò)相對(duì)于彼此布置各單元，將該物理單元表達(dá)1216以及其它單元(未示出)的物理單元表達(dá)一起轉(zhuǎn)換為物理芯片表達(dá)1223。
[0057]進(jìn)一步在該芯片實(shí)現(xiàn)階段1220，與該一或多個(gè)單元布置EDA工具1221相關(guān)的一或多個(gè)單元間互連布線EDA工具1222被配置為在單元之間布線單元間互連。在該一或多個(gè)單元布置EDA工具1221、該一或多個(gè)單元間互連布線工具1222和該物理芯片表達(dá)1223之間延伸的箭頭線意在圖解表示在該芯片實(shí)現(xiàn)階段1220中發(fā)生的過(guò)程的普通流(generalflow)。
[0058]當(dāng)該物理芯片表達(dá)1223完成時(shí)，可進(jìn)行進(jìn)一步的模擬以證實(shí)它的正確工作。最后，采用該物理芯片表達(dá)1223以生成在光刻電路制造設(shè)備中使用的掩模，因此，到達(dá)稱為“下線” (“tapeout”)的里程碑，如圖12所示。
[0059]應(yīng)該注意到，各種商業(yè)可獲得的EDA工具可被配置為執(zhí)行上述系統(tǒng)和方法。在一個(gè)實(shí)施例中，該DBIF生成器1217具有程序的形式，或許為一腳本(script)，其在商業(yè)可獲得的棚布置EDA工具的環(huán)境中執(zhí)行。例如,Galaxy Custom Designer是從加利福尼亞山景城的Sy可商業(yè)獲得的柵布置Custom Designer nopsys EDA工具。因此,這里描述的各種實(shí)施例的系統(tǒng)和方法可具有計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)的形式，該計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)包含用于利用混合單元庫(kù)來(lái)設(shè)計(jì)和實(shí)現(xiàn)電路的程序指令。在一個(gè)實(shí)施例中，通過(guò)計(jì)算機(jī)系統(tǒng)的一或多個(gè)處理器執(zhí)行程序指令使得該一或多個(gè)處理器:(I)基于至少一個(gè)雙重構(gòu)圖設(shè)計(jì)規(guī)則為單元生成確定性邊界互連特征以及(2)布置該確定性邊界互連特征及與此相關(guān)的單元的其它特征。
[0060]本申請(qǐng)所涉及的領(lǐng)域中的專業(yè)技術(shù)人員明了，可對(duì)描述的實(shí)施例進(jìn)行其它以及進(jìn)一步增加、刪除、替代和修改。
【權(quán)利要求】
1.一種用于生成用于雙重構(gòu)圖技術(shù)的布局的系統(tǒng)，包括: 確定性邊界互連特征生成器，被配置為基于至少一個(gè)雙重構(gòu)圖設(shè)計(jì)規(guī)則為單元生成確定性邊界互連特征；和 與所述確定性邊界互連特征生成器相關(guān)的單元布置和互連布線工具，被配置為布置所述確定性邊界互連特征和所述單元的與此相關(guān)的其它特征。
2.如權(quán)利要求1所述的系統(tǒng)，其中所述確定性邊界互連特征生成器進(jìn)一步被配置為使用相同數(shù)量的互連層生成一族確定性邊界互連特征。
3.如權(quán)利要求2所述的系統(tǒng)，其中所述互連層限于雙重構(gòu)圖層。
4.如權(quán)利要求1所述的系統(tǒng)，其中所述確定性邊界互連特征被配置為連接到集成電路的電源導(dǎo)軌。
5.如權(quán)利要求1所述的系統(tǒng)，其中所述確定性邊界互連特征被配置為用在電容器中。
6.如權(quán)利要求1所述的系統(tǒng)，其中所述確定性邊界互連特征是側(cè)面單元確定性邊界互連特征和U型確定性邊界互連特征中的一個(gè)，并且對(duì)應(yīng)于I / O緩沖器單元和I/O支持單元中的一個(gè)。
7.如權(quán)利要求1所述的系統(tǒng)，其中所述確定性邊界互連特征是完整環(huán)確定性邊界互連特征，并且對(duì)應(yīng)于核心塊單元。
8.如權(quán)得要求I所述的系統(tǒng)，其中所述確定性邊界互連是物理特征，所述物理特征由采用所述至少一個(gè)雙重構(gòu)圖設(shè)計(jì)規(guī)則被限定和布局的一種或多種傳導(dǎo)材料形成。
9.一種生成用于雙重構(gòu)圖技術(shù)的布局的方法，包括: 基于至少一個(gè)雙重構(gòu)圖設(shè)計(jì)規(guī)則為單元生成確定性邊界互連特征；以及 布置所述確定性邊界互連特征和所述單元的與此相關(guān)的其它特征。
10.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，包含用于利用混合單元庫(kù)來(lái)設(shè)計(jì)和實(shí)現(xiàn)電路的程序指令，由計(jì)算機(jī)系統(tǒng)的一個(gè)或多個(gè)處理器執(zhí)行所述程序指令使得所述一個(gè)或多個(gè)處理器: 基于至少一個(gè)雙重構(gòu)圖設(shè)計(jì)規(guī)則為單元生成確定性邊界互連特征；以及 布置所述確定性邊界互連特征和所述單元的與此相關(guān)的其它特征。
【文檔編號(hào)】G06F17/50GK103577634SQ201310494740
【公開日】2014年2月12日 申請(qǐng)日期:2013年8月1日 優(yōu)先權(quán)日:2012年8月1日
【發(fā)明者】J·A·米里尼切克, D·J·德爾帕羅, S·N·伯蒂諾, Y·斯穆哈, G·R·哈爾曼 申請(qǐng)人:Lsi公司