專利名稱：一種配置fpga的高速從并電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及通信領(lǐng)域，特別涉及一種配置FPGA的高速從并電路。
背景技術(shù)：
現(xiàn)場可編程門陣列FPGA屬于可編程專用集成電路ASIC。FPGA是由大規(guī)模通用邏輯門組成的宏單元，各宏單元之間具有可控連線矩陣，通過編程控制這些連線矩陣兩兩之間的通斷和邏輯門的特性，進行任意的組合，實現(xiàn)不同的功能。隨著通信設(shè)備復(fù)雜化、多樣化，同一套硬件設(shè)備可能應(yīng)用于不同的環(huán)境。目前大多數(shù)FPGA都是基于SRAM工藝制造，由于SRAM的易失性，F(xiàn)PGA在每次加電時，都必須重新將配置數(shù)據(jù)配置給FPGA。比較通用的配置方式是采用FPGA外置專用配置Flash，每次上電后，自動為FPGA加載程序。其配置控制可由單片機或CPLD來完成，并行方式數(shù)據(jù)加載方法是通過并行方法讀取通用Flash或E2PROM等存儲介質(zhì)中的數(shù)據(jù)，實現(xiàn)FPGA的在線配置。在實現(xiàn)本實用新型的過程中，發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存下以下缺點和不足:(I)使用Flash配置FPGA，程序固定不變，想改變FPGA邏輯以實現(xiàn)其他功能需要重新燒寫Flash程序，靈活性不夠，未能充分發(fā)揮FPGA與傳統(tǒng)可編程器件相比在并行處理、資源豐富、配置靈活、節(jié)約成本等的優(yōu)勢。(2)傳統(tǒng)采用Flash或E2PROM作為程序存儲設(shè)備讀取速度慢，程序固化，擦除時間長，安全性差等不足。
實用新型內(nèi)容本實用新型提供了一種`配置FPGA的高速從并電路，該電路提高了配置速度和配置的靈活性，詳見下文描述:一種配置FPGA的高速從并電路，包括:FPGA，還包括:單片機，所述單片機通過IO 口與所述FPGA的配置接口連接；所述單片機通過所述IO 口輸出配置后的時鐘信號及數(shù)據(jù)，通過時鐘輸出線向所述FPGA輸出所述時鐘信號，并采集所述FPGA返回的狀態(tài)信息；當(dāng)所述時鐘信號滿足控制時序后，所述單片機將所述數(shù)據(jù)傳輸至所述FPGA，所述FPGA傳輸配置完成信號至所述單片機。所述FPGA的配置接口具體為:所述FPGA內(nèi)部的BANK的IO 口。所述IO 口的數(shù)據(jù)接口寬度具體為:8位、16位或32位。本實用新型提供的技術(shù)方案的有益效果是:單片機通過IO 口與FPGA的配置接口連接；當(dāng)滿足控制時序后，單片機將數(shù)據(jù)傳輸至FPGA，配置完成后，F(xiàn)PGA傳輸配置完成信號至單片機。該配置方式采用獨立的單片機進行程序并行配置和控制，利用單片機自身的功能優(yōu)勢，最大程度的發(fā)揮FPGA邏輯可變的特點；使用單片機作為存儲和配置設(shè)備可在加電過程中動態(tài)的改變FPGA內(nèi)部邏輯，提高程序配置靈活性，能夠滿足“一機多能”的應(yīng)用需求。利用通用系統(tǒng)原有的單片機資源完成FPGA配置，精簡了系統(tǒng)的結(jié)構(gòu)。
圖1為高速從并電路的連接框圖；圖2為配置數(shù)據(jù)位的電路圖；圖3為配置波形的示意圖。附圖中所列部件列表如下所示:1:單片機；2:FPGA。
具體實施方式
為使本實用新型的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本實用新型實施方式作進一步地詳細描述?，F(xiàn)有技術(shù)中，實現(xiàn)FPGA的數(shù)據(jù)配置方法有很多，根據(jù)器件類型和應(yīng)用場合，Xilinx公司為FPGA系列產(chǎn)品提供了多種數(shù)據(jù)配置方式，歸納起來主要有以下四種:①采用JTAG方式加載；②采用主串方式加載；③采用從串方式加載采用并行方式加載。JTAG方式數(shù)據(jù)加載方法電路結(jié)構(gòu)簡單、工作可靠、無需外接PROM等存儲器件進行數(shù)據(jù)配置，但需要專用的數(shù)據(jù)配置電纜，因此該方法適用于數(shù)字系統(tǒng)的開發(fā)階段；主串、從串方式數(shù)據(jù)加載方法是通過串行方法讀取專用PROM存儲介質(zhì)中數(shù)據(jù)，實現(xiàn)FPGA的在線配置，但串行配置器件存放配置數(shù)據(jù)的容量畢竟很有限，并且 配置速度較慢；并行模式配置速度快，時序簡單，可選擇8位、16位或32位的數(shù)據(jù)寬度，數(shù)據(jù)配置速度最快，其配置時鐘由外部提供，需要設(shè)計專用電路控制整個配置過程，常用的配置控制器可以是各類處理器、微控制器或可編程邏輯器件。為了提高配置速度和配置的靈活性，本實用新型實施例提供了一種配置FPGA的高速從并電路，參見圖1，該高速從并電路包括:單片機I和FPGA2，單片機I通過IO 口與FPGA2的相應(yīng)配置接口連接；通過IO 口輸出配置后的時鐘信號及數(shù)據(jù)，通過時鐘輸出線向FPGA2輸出時鐘信號，并采集FPGA2返回的狀態(tài)信息；當(dāng)時鐘信號滿足控制時序后，單片機I將數(shù)據(jù)傳輸至FPGA2，F(xiàn)PGA2配置結(jié)束后傳輸DONE (完成)信號至單片機I。即單片機I通過使用通用IO 口作為控制及數(shù)據(jù)接口，可方便的實現(xiàn)配置時序和數(shù)據(jù)發(fā)送，單片機I的控制線及數(shù)據(jù)線包括:PR0GRAM_B (編程控制線)、INIT_B (初始化控制線)、CCLK (時鐘輸出線)、CS_B (片選控制線)、RDWR_B (讀寫控制線)、DATA(數(shù)據(jù)線)、BUSY (忙、閑狀態(tài)線)和DONE (完成狀態(tài)線)。具體實現(xiàn)時，與FPGA2相應(yīng)的配置接口相連。本實用新型實施例采用為8位的數(shù)據(jù)接口寬度，可根據(jù)實際情況擴展為16位或32位。具體實現(xiàn)時，參見表I和圖2，單片機I根據(jù)FPGA2的配置時序，按照配置要求的時間及信號邊沿進行配置，并將配置后的時鐘信號及數(shù)據(jù)由IO 口輸出。表I
權(quán)利要求1.一種配置FPGA的高速從并電路，包括:FPGA，其特征在于，還包括:單片機， 所述單片機通過IO 口與所述FPGA的配置接口連接；所述單片機通過所述IO 口輸出配置后的時鐘信號及數(shù)據(jù)，通過時鐘輸出線向所述FPGA輸出所述時鐘信號，并采集所述FPGA返回的狀態(tài)信息； 當(dāng)所述時鐘信號滿足控制時序后，所述單片機將所述數(shù)據(jù)傳輸至所述FPGA，所述FPGA傳輸配置完成信號至所述單片機。
2.根據(jù)權(quán)利要求1所述的一種配置FPGA的高速從并電路，其特征在于，所述FPGA的配置接口具體為:所述FPGA內(nèi)部的BANK的IO 口。
3.根據(jù)權(quán)利要求1所述的一種配置FPGA的高速從并電路，其特征在于，所述IO口的數(shù)據(jù)接口寬度具體 為:8位、16位或32位。
專利摘要一種配置FPGA的高速從并電路，包括FPGA，還包括單片機，所述單片機通過IO口與所述FPGA的配置接口連接；所述單片機通過所述IO口輸出配置后的時鐘信號及數(shù)據(jù)，通過時鐘輸出線向所述FPGA輸出所述時鐘信號，并采集所述FPGA返回的狀態(tài)信息；當(dāng)所述時鐘信號滿足控制時序后，所述單片機將所述數(shù)據(jù)傳輸至所述FPGA，所述FPGA傳輸配置完成信號至所述單片機。單片機可以根據(jù)應(yīng)用環(huán)境選擇相應(yīng)的FPGA程序，相對于傳統(tǒng)的ASIC，該電路提高了配置速度和配置的靈活性，在加電過程中動態(tài)的改變FPGA內(nèi)部邏輯，使得該電路能夠滿足“一機多能”的應(yīng)用需求。
文檔編號G06F9/445GK203102253SQ20132006999
公開日2013年7月31日 申請日期2013年2月6日 優(yōu)先權(quán)日2013年2月6日
發(fā)明者蘇錦秀, 王鐵男 申請人:天津光電聚能專用通信設(shè)備有限公司