一種基于s3c2440a實現(xiàn)嵌入式操作平臺電路的裝置制造方法
【專利摘要】本實用新型公開了一種基于S3C2440A實現(xiàn)嵌入式操作平臺電路的裝置，通過采用大容量、小封裝存儲器，并且合理進行配置寄存器的設置，實現(xiàn)處理器對內(nèi)存的正確訪問，從而實現(xiàn)嵌入式操作平臺電路的優(yōu)化設計。本實用新型與現(xiàn)有技術相比，其顯著優(yōu)點是：通過優(yōu)化內(nèi)存電路設計，可以實現(xiàn)嵌入式操作平臺電路上的緊湊設計，空間上的小型化設計，總體空間可以減少一半，給用戶設計帶來諸多方便。
【專利說明】—種基于S3C2440A實現(xiàn)嵌入式操作平臺電路的裝置
【技術領域】
[0001]本實用新型涉及操作平臺電路領域，具體為一種基于S3C2440A實現(xiàn)嵌入式操作平臺電路的裝置。
【背景技術】
[0002]基于S3C2440A的嵌入式操作平臺主要由處理器+閃存+動態(tài)存儲器組成，該操作平臺電路設計復雜，在實際應用中占據(jù)了印制板上較大的空間。由于該操作平臺性價比高，技術成熟，在工業(yè)控制、儀器儀表行業(yè)有著廣泛的應用，在整個電路架構體系上用戶一直采用廠家推薦使用的電路形式，該電路形式內(nèi)存采用兩片存儲器構成，存儲器封裝大、尺寸大、占用空間大，存儲器控制總線、地址總線、數(shù)據(jù)總線交叉布線，特別是在和其它外設互連時，布線復雜，給用戶設計帶來很多不便。
實用新型內(nèi)容
[0003]本實用新型的目的是提供一種基于S3C2440A實現(xiàn)嵌入式操作平臺電路的裝置，以解決現(xiàn)有技術操作平臺電路設計復雜的問題。
[0004]為了達到上述目的，本實用新型所采用的技術方案為:
[0005]一種基于S3C2440A實現(xiàn)嵌入式操作平臺電路的裝置，其特征在于:包括微處理器S3C2440A和存儲器，微處理器S3C2440A的時鐘信號口與存儲器的時鐘信號口連接，微處理器S 3 C244O A的標志位口 對應與存儲器的行選擇標志位、列選擇標志位、讀寫標志位、片選標志位連接，微處理器S3C2440A的地址總線口分別一一對應接至存儲器的地址總線口，微處理器S3C2440A的高位地址口分別一一對應接至存儲器的Bank選擇口，微處理器S3C2440A的數(shù)據(jù)總線口分別一一對應接至存儲器的數(shù)據(jù)總線口。
[0006]所述的一種基于S3C2440A實現(xiàn)嵌入式操作平臺電路的裝置，其特征在于:還包括有閃存，微處理器S3C2440A與閃存通過控制總線連接，微處理器S3C2440A的數(shù)據(jù)總線口還分別一一對應接至閃存的數(shù)據(jù)總線口。
[0007]本實用新型的有益效果是，通過優(yōu)化內(nèi)存電路設計，可以實現(xiàn)嵌入式操作平臺電路上的緊湊設計，空間上的小型化設計，總體空間可以減少一半，給用戶設計帶來諸多方便，特別是在便攜式、手持式設備上，具有很高的推廣應用價值。
【專利附圖】

【附圖說明】
[0008]圖1為嵌入式處理器操作平臺電路原理框圖。
[0009]圖2為存儲器配置寄存器內(nèi)部定義說明。
【具體實施方式】
[0010]如圖1所示。一種基于S3C2440A實現(xiàn)嵌入式操作平臺電路的裝置，包括微處理器S3C2440A和存儲器，微處理器S3C2440A的時鐘信號口 SclkO與存儲器的時鐘信號口elk連接，微處理器S3C2440A的標志位口 Nsras與存儲器的行選擇標志位ras連接，微處理器S3C2440A的標志位口 Nscas與存儲器的列選擇標志位cas連接，微處理器S3C2440A的標志位口 Nwe與存儲器的讀寫標志位we連接，微處理器S3C2440A的標志位口 Ngcs6與存儲器的片選標志位cs連接，微處理器S3C2440A的地址總線口 Addr [2..14]分別——對應接至存儲器的地址總線口 Abus [0..12]，微處理器S3C2440A的高位地址口 Addr24、Addr25分別——對應接至存儲器的Bank選擇口 baO、bal，微處理器S3C2440A的數(shù)據(jù)總線口 Data [0..31]分別——對應接至存儲器的數(shù)據(jù)總線口 dbus[0..31] 0
[0011]微處理器S3C2440A與閃存通過控制總線連接，微處理器S3C2440A的數(shù)據(jù)總線口Data [0..31]還分別一一對應接至閃存的數(shù)據(jù)總線口。
[0012]根據(jù)設計架構要求，存儲器選擇32bit存儲器，行地址為13行，列地址為8行，存儲器容量為64MB，滿足CPU對內(nèi)存訪問容量的要求，存儲器由4個Bank組成。在存儲器封裝上選擇小尺寸BGA封裝的元器件，可以大幅減少占用印制板的空間。該芯片的刷新周期為每隔64ms完成對所有的行進行刷新，確保數(shù)據(jù)不會丟失。在原理設計上，將S3C2440A的地址線14-2，對應連接到存儲器12-0，地址線25連接到存儲器的bal，地址線24連接到存儲器的baO，數(shù)據(jù)總線和存儲器的數(shù)據(jù)總線對應相連，控制總線和和存儲器的相應控制總線一一相連，在圖1中給出了基于S3C2440A處理器操作平臺電路的原理圖，下面給出信號連接線的定義。
[0013]Sdram_clk:存儲器系統(tǒng)時鐘。
[0014]Sdram_ras:存儲器行選擇標志位，低電平有效。
[0015]Sdram_cas:存儲器列選擇標志位，低電平有效。
[0016]Sdram_we:讀寫標志位，高電平為讀，低電平為寫。
[0017]Sdram_cs:存儲器片選標志位，低電平有效。
[0018]Sdram_abus[2..14]:存儲器地址總線。
[0019]Sdram_abus [24..25]:存儲器 Bank 選擇。
[0020]Sdram_dbus[0..31]:存儲器數(shù)據(jù)總線。
[0021]閃存作為非遺失存儲器，其連接方式不變。
[0022]在滿足外部電路特性設計的要求上，在配置寄存器的設計上也要相應滿足動態(tài)存儲器的要求，才能保證時序設計的正確性，在圖2中給出了配置寄存器的定義，配置寄存器共15bit，在開機上電時進行配置。配置寄存器的M0-M9對應著地址線的A0-A9，在上電時，只需對地址線進行賦值即可實現(xiàn)配置寄存器的設置。M0-M2設置控制存儲器的猝發(fā)長度，在本案中設置為“110”，M3設置控制著數(shù)據(jù)輸入的順序，是交替輸入還是順序輸入，設置為‘0’，M4-M6設置控制著讀數(shù)據(jù)有效的延遲長度為2個時鐘周期還是3個時鐘周期，設置為“110”，M8-M7設置控制著存儲器的運行模式，設置為“00”，M9設置控制著存儲器寫模式時猝發(fā)模式還是單周期模式，設置為‘0’，其它設置保留，在上電時默認為‘O’。通過對配置寄存器進行合理設置，實現(xiàn)存儲器的正常運行。
[0023]本實用新型根據(jù)現(xiàn)有存儲器的特點，選擇行地址、列地址、刷新周期相同，容量為現(xiàn)有存儲器容量兩倍的存儲器。在外部電路形式上通過將數(shù)據(jù)總線、地址總線、控制總線以及時鐘等信號直接連接到該存儲器上；在內(nèi)部電路控制上，將對兩片存儲器的訪問集合到對一片存儲器的訪問；在存儲器配置寄存器設計上，通過優(yōu)化動態(tài)存儲器配置寄存器的設計，滿足新型動態(tài)存儲器的要求，解決新型動態(tài)存儲器刷新、激活、預充設計，實現(xiàn)動態(tài)存儲器的正確控制，使得訪問時序控制符合新型存儲器要求，從而實現(xiàn)CPU對內(nèi)存訪問的裝置。
【權利要求】
1.一種基于S3C2440A實現(xiàn)嵌入式操作平臺電路的裝置，其特征在于:包括微處理器S3C2440A和存儲器，微處理器S3C2440A的時鐘信號口與存儲器的時鐘信號口連接，微處理器S3C2440A的標志位口 對應與存儲器的行選擇標志位、列選擇標志位、讀寫標志位、片選標志位連接，微處理器S3C2440A的地址總線口分別一一對應接至存儲器的地址總線口，微處理器S3C2440A的高位地址口分別——對應接至存儲器的Bank選擇口，微處理器S3C2440A的數(shù)據(jù)總線口分別一一對應接至存儲器的數(shù)據(jù)總線口。
2.根據(jù)權利要求1所述的一種基于S3C2440A實現(xiàn)嵌入式操作平臺電路的裝置，其特征在于:還包括有閃存，微處理器S3C2440A與閃存通過控制總線連接，微處理器S3C2440A的數(shù)據(jù)總線口還分別一一對應接至閃存的數(shù)據(jù)總線口。
【文檔編號】G06F15/78GK203376751SQ201320347327
【公開日】2014年1月1日 申請日期:2013年6月18日 優(yōu)先權日:2013年6月18日
【發(fā)明者】栗永強, 張永坡, 賀永亮 申請人:中國電子科技集團公司第四十一研究所