尋址與存儲單元一體化雙端口存儲控制器的制造方法
【專利摘要】尋址與存儲單元一體化雙端口存儲控制器，包括雙端口RAM存儲單元，兩個獨立讀寫端口的控制器，每個讀寫端口控制器包括命令寄存及地址暫存控制模塊，組合邏輯電路模塊，脈沖分配器，數(shù)據(jù)傳輸控制模塊，地址通道控制模塊，讀寫仲裁電路模塊；該存儲控制器應(yīng)用FPGA設(shè)計硬連接電路，兩個讀寫端口采用主/從選擇方式的仲裁功能；具有普通雙端口存儲器的訪問功能；且每個讀寫端口的存儲控制器在讀入命令、地址或需要寫入的立即數(shù)后，在內(nèi)部時序脈沖的控制下，按照命令要求自主完成立即數(shù)、直接、間接、基址+變址的尋址和存儲單元的讀或?qū)?，或存儲單元之間的數(shù)據(jù)傳輸，實現(xiàn)一體化雙端口存儲控制器讀寫操作與微處理器執(zhí)行其他指令序列的并行處理。
【專利說明】尋址與存儲單元一體化雙端口存儲控制器
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種尋址與存儲單元一體化雙端口存儲控制器，尤其涉及一種基于FPGA并行操作電路硬連接的尋址與存儲單元一體化雙端口存儲控制器的操作控制電路及其時序控制。
【背景技術(shù)】
[0002]現(xiàn)有的雙端口存儲器(RAM)是在一個存儲器上具有兩套完全獨立的數(shù)據(jù)線、地址線和讀寫控制線，每一套數(shù)據(jù)線、地址線和讀寫控制線組成獨立的讀寫端口，雙端口 RAM最大的特點是存儲的數(shù)據(jù)共享，允許兩個獨立的微處理器系統(tǒng)同時異步地訪問存儲單元，兩個讀寫端口在沒有對同一地址存儲單元進(jìn)行訪問的情況下，每個獨立的讀寫端口都具有普通存儲器的讀、寫操作功能，即按照微處理器內(nèi)部或外部的地址總線的地址值，直接對該地址的寄存器或存儲單元進(jìn)行讀寫操作，其功能較單一；對于間接尋址、基址加變址尋址等其它較為復(fù)雜的尋址方式，還涉及到地址的計算、地址數(shù)據(jù)的傳輸?shù)冗^程，都是由微處理器完成；雙端口存儲器中的存儲單元相互之間的數(shù)據(jù)傳輸，需要通過微處理器內(nèi)部的某一個寄存器中轉(zhuǎn)來實現(xiàn)存儲單元相互之間的數(shù)據(jù)傳輸，即需要兩條傳輸指令才能夠完成存儲器中的某一個存儲單元的數(shù)據(jù)傳輸?shù)搅硪粋€存儲單元；存儲器和寄存器的尋址過程，存儲器中的存儲單元相互之間的數(shù)據(jù)傳輸?shù)倪^程將占用微處理器的指令執(zhí)行時間，增加了微處理器執(zhí)行程序指令流的負(fù)擔(dān)，不利于提高執(zhí)行指令序列的速度。

【發(fā)明內(nèi)容】

[0003]本實用新型的目的在于提供一種基于FPGA并行處理的特點，應(yīng)用FPGA設(shè)計硬連接控制電路，及其時序控制電路組成的尋址與存儲單元一體化雙端口存儲控制器，這種尋址與存儲單元一體化雙端口存儲控制器的一個讀寫端口的控制器被系統(tǒng)選中，從系統(tǒng)總線讀入命令、地址或需要寫入的立即數(shù)，在內(nèi)部脈沖分配器的時序脈沖的控制下，自主完成命令所規(guī)定的尋址、地址計算和讀寫的操作功能，能夠?qū)崿F(xiàn)存儲單元相互之間的數(shù)據(jù)傳輸，在執(zhí)行存儲器的寫操作命令的過程中，不需要微處理器對尋址過程和寫入操作再進(jìn)行任何處理；在執(zhí)行讀操作命令的過程中，在內(nèi)部時序脈沖作用下自主完成存儲單元的尋址，系統(tǒng)按照時序要求對尋址與存儲單元一體化雙端口存儲控制器發(fā)出讀(RD)信號，將該存儲單元的數(shù)據(jù)發(fā)送到系統(tǒng)的數(shù)據(jù)總線，充分應(yīng)用了 FPGA的并行處理功能，實現(xiàn)讀寫命令操作與系統(tǒng)程序執(zhí)行過程的并行處理，以解決上述已有技術(shù)存在的上述技術(shù)問題。
[0004]解決上述技術(shù)問題的技術(shù)方案是:一種尋址與存儲單元一體化雙端口存儲控制器，包括雙端口 RAM存儲單元以及兩個完全獨立的讀寫端口 A和讀寫端口 B，所述雙端口RAM存儲單元的基本結(jié)構(gòu)與普通雙端口 RAM存儲器相同；其特征在于:所述雙端口 RAM存儲單元中設(shè)置有作為間接尋址和基址加變址尋址用的存儲單元R0 — R31 ;所述讀寫端口 A和讀寫端口 B的尋址與存儲單元一體化的時序控制方法和電路結(jié)構(gòu)相同，只是主/從選擇的控制邏輯相反，即當(dāng)主/從選擇線為“0”，讀寫端口 A為主控端口，讀寫端口 B為從控端口 ；當(dāng)主/從選擇線為“ I ”，則讀寫端口 A為從控端口，讀寫端口 B為主控端口 ；
[0005]所述讀寫端口 A的控制電路包括命令寄存及地址暫存控制模塊a，組合邏輯電路模塊a，脈沖分配器a，數(shù)據(jù)傳輸控制模塊a，地址通道控制模塊a和讀寫仲裁電路模塊a，實現(xiàn)所述雙端口 RAM存儲單元的讀寫端口 A的控制功能；
[0006]所述讀寫端口 B的控制電路包括命令寄存及地址暫存控制模塊b，組合邏輯電路模塊b，脈沖分配器b，數(shù)據(jù)傳輸控制模塊b，地址通道控制模塊b和讀寫仲裁電路模塊b，實現(xiàn)所述雙端口 RAM存儲單元的讀寫端口 B的控制功能；
[0007]所述雙端口 RAM存儲單元與命令寄存及地址暫存控制模塊a，數(shù)據(jù)傳輸控制模塊a，地址通道控制模塊a，讀寫仲裁電路模塊a，命令寄存及地址暫存控制模塊b，數(shù)據(jù)傳輸控制模塊b，地址通道控制模塊b，讀寫仲裁電路模塊b連接；
[0008]所述命令寄存及地址暫存控制模塊a還與組合邏輯電路模塊a，脈沖分配器a，數(shù)據(jù)傳輸控制模塊a，地址通道控制模塊a連接；
[0009]所述組合邏輯電路模塊a還與脈沖分配器a，數(shù)據(jù)傳輸控制模塊a，地址通道控制豐旲塊a連接；
[0010]所述脈沖分配器a還與數(shù)據(jù)傳輸控制模塊a，地址通道控制模塊a，讀寫仲裁電路模塊a連接；
[0011]所述數(shù)據(jù)傳輸控制模塊a還與地址通道控制模塊a，讀寫仲裁電路模塊a連接；
[0012]所述地址通道控制模塊a還與讀寫仲裁電路模塊b連接；
[0013]所述讀寫仲裁電路模塊a還與讀寫仲裁電路模塊b，地址通道控制模塊b連接；
[0014]所述命令寄存及地址暫存控制模塊a在CS_1為“O”時，在系統(tǒng)WR_1信號的作用下，存儲指令代碼并譯碼，存儲器間接尋址和基址+變址尋址存儲單元地址值、偏移量和直接尋址的地址值并予以輸出；如果還有第2個直接尋址的地址值，則在系統(tǒng)第二個WR_1信號的作用下，存儲第2個直接尋址的地址值并予以輸出；發(fā)出WR1_1或WR2_1脈沖信號作為脈沖分配器a工作的啟動脈沖信號；在執(zhí)行普通存儲器讀寫功能指令時，復(fù)位脈沖分配器a ；
[0015]所述命令寄存及地址暫存控制模塊a被復(fù)位時，所有命令輸出端為“ I ” ;對于寫入數(shù)據(jù)的命令或雙端口 RAM存儲單元中的兩個存儲單元之間的數(shù)據(jù)傳輸命令，當(dāng)該命令的命令參數(shù)寫入所述命令寄存及地址暫存控制模塊a之后，CS_1由“O” 一 “I” ；
[0016]所述組合邏輯電路模塊a的輸入端與命令寄存及地址暫存控制模塊a的11條命令輸出端連接，還與脈沖分配器a的脈沖輸出端連接；所述組合邏輯電路模塊a的輸出端是這些輸入信號的邏輯組合，包括:與邏輯輸出和或邏輯輸出，所述與邏輯輸出有由與門XIV?與門XIX構(gòu)成的6個與門輸出端；所述或邏輯輸出有由或門XIII?或門X X XIV構(gòu)成的22個或門輸出端；
[0017]所述脈沖分配器a作為內(nèi)部時序脈沖發(fā)生器，輸出脈沖①_1、脈沖②_1、脈沖③_1、脈沖④_1、脈沖⑤_1、脈沖⑥_1、脈沖⑦_(dá)1和脈沖⑧_1為組合邏輯電路模塊a，數(shù)據(jù)傳輸控制模塊a，地址通道控制模塊a提供時序脈沖信號；所述脈沖分配器a還向命令寄存及地址暫存控制模塊a輸出復(fù)位信號；
[0018]所述數(shù)據(jù)傳輸控制模塊a在尋址功能控制_1信號、RD_1、WR_1、命令寄存及地址暫存控制模塊a輸出的WR2_1信號，脈沖分配器a (IV)輸出的時序脈沖，以及組合邏輯電路模塊a的與邏輯輸出值的作用下，實現(xiàn)雙端口 RAM存儲單元的DB_11與DB_1總線的數(shù)據(jù)傳輸控制；并還在脈沖分配器a輸出的時序脈沖和組合邏輯電路模塊a的或邏輯輸出值的作用下，按照所執(zhí)行的命令輸出RD_12和WR_12信號；
[0019]所述地址通道控制模塊a在組合邏輯電路模塊a的輸出邏輯值和脈沖分配器a輸出的時序脈沖的作用下，按照命令寄存及地址暫存控制模塊a輸出的地址值和所執(zhí)行的指令和命令向雙端口 RAM存儲單元的AB_11傳輸?shù)刂分担?br> [0020]所述讀寫仲裁電路模塊a根據(jù)主/從選擇信號，如果主/從選擇信號為“0”，讀寫端口 A為主控端口，讀寫端口 B為從控端口 ；則所述數(shù)據(jù)傳輸控制模塊a輸出的輸出RD_12和WR_12信號傳輸?shù)剿鲭p端口 RAM存儲單元的RD_11和WR_11信號輸入端；
[0021]如果主/從選擇信號為“ 1 ”，則讀寫端口 A為從控端口，讀寫端口 B為主控端口 ；則所述數(shù)據(jù)傳輸控制模塊b輸出的RD_22和WR_22信號傳輸?shù)剿鲭p端口 RAM存儲單元的RD_21和WR_21信號輸入端；
[0022]對于所述數(shù)據(jù)傳輸控制模塊a輸出的RD_12信號，根據(jù)所述雙端口 RAM存儲單元的AB_11和AB_21的比較值是否相等，WR_21是否為“0”，仲裁RD_12信號是否可以傳輸?shù)絉D_11 ;如果主控端口 WR_21為“0”，AB_11和AB_21的值相等，所述讀寫仲裁電路模塊a封鎖RD_12。信號，使得RD_11保持“1”狀態(tài)，此時如果RD_12信號為“0”，發(fā)出中斷信號；
[0023]對于所述數(shù)據(jù)傳輸控制模塊a輸出的WR_12信號，根據(jù)所述雙端口 RAM存儲單元的AB_11和AB_21的比較值是否相等，WR_21或RD_21是否為“O”仲裁WR_12信號是否可以傳輸?shù)絎R_11 ;如果主控端口 WR_21或RD_21為“0”，AB_11和AB_21的值相等，所述讀寫仲裁電路模塊a封鎖WR_12信號，使得WR_11保持“1”狀態(tài)，此時如果WR_12為“0”，發(fā)出中斷信號。
[0024]其進(jìn)一步技術(shù)方案是:所述命令寄存及地址暫存控制模塊a包括+1計數(shù)器、命令寄存器1、命令譯碼器1、地址暫存器1、地址暫存器I1、非門1、非門II和與門I ;所述+1計數(shù)器的復(fù)位輸入端和非門I的輸出端連接，使能端與cs_l信號線連接，計數(shù)端與WR_1信號線連接，cs_l為“0”，復(fù)位輸入端為“1”，在WR_1脈沖信號作用下，+1計數(shù)器進(jìn)行+1操作，第一個+1操作輸出WR1_1，其值從“1” 一 “O” ；第二個WR_1計數(shù)脈沖使得WR1_1從“O” 一 “1” ；WR2_1 從“I” 一 “O” ；如果 CS_1 為 “1”，+1 計數(shù)器被復(fù)位，WR1_1 和 WR2_1 均為“1”狀態(tài)；+1計數(shù)器的WR1_1脈沖輸出端與命令寄存器1、地址暫存器I的寫入信號輸入端和脈沖分配器a連接，WR2_1脈沖輸出端與地址暫存器II的寫入信號輸入端、脈沖分配器a和數(shù)據(jù)傳輸控制模塊a連接；
[0025]所述命令寄存器I的使能端與CS_1信號線連接；復(fù)位端與脈沖分配器a連接；數(shù)據(jù)輸入端與DB_1連接；所述命令寄存器I的命令編碼(D31-D26)輸出端與命令譯碼器I的命令信息輸入端連接；所述命令寄存器I輸出的間接尋址存儲單元的RiJ (D25-D21)和RjJ(D20-D16)的地址值、偏移量sft_l (D15^D0)作為輸出地址信號與地址通道控制模塊a連接；當(dāng)命令寄存器I被復(fù)位，命令編碼輸出端全部為“I”；
[0026]所述命令譯碼器I的命令輸出端與組合邏輯電路模塊a連接；命令譯碼器I輸出11條命令譯碼值，在執(zhí)行任何一條命令時，只有該條命令輸出端為“0”，其它命令輸出端為“1”;命令寄存器I的命令編碼輸出端全部為“1”時，；命令譯碼器I所有的命令輸出端為[0027]所述地址暫存器I的輸入端與AB_1連接，輸出端與地址通道控制模塊a連接；
[0028]所述地址暫存器II的輸入端與AB_1連接，輸出端與地址通道控制模塊a連接；
[0029]非門I的輸入端與CS_1信號線連接；
[0030]非門II的輸入端與脈沖分配器a連接；輸出端和與門I的一個輸入端連接；
[0031]與門I的另一個輸入端與CS_1信號線連接；輸出端與雙端口 RAM存儲單元的cs_ll信號輸入端連接；當(dāng)CS_1信號為“0”，非門II的輸入端為“I”或為“O”時，或系統(tǒng)CS_1信號為“I”，非門II的輸入端為“I”時，雙端口 RAM存儲單元的CS_11信號輸入端為“O”。
[0032]其進(jìn)一步技術(shù)方案是:所述脈沖分配器a包括脈沖發(fā)生器1、與門I1、或門1、或門II和與門III;
[0033]所述脈沖發(fā)生器I的復(fù)位輸入端和與門II的輸出端連接；啟動脈沖信號輸入端和與門III的輸出端連接；時鐘脈沖輸入端與系統(tǒng)時鐘線連接，脈沖⑨」輸出端和與門II的一個輸入端連接；脈沖①_1、脈沖②_1、脈沖③_1、脈沖④_1、脈沖⑤_1、脈沖⑥_1、脈沖⑦」、脈沖⑧_1輸出端與組合邏輯電路模塊a連接；脈沖①_1、脈沖②_1、脈沖④_1輸出端還與地址通道控制模塊a連接；脈沖②_1輸出端還與數(shù)據(jù)傳輸控制模塊a連接；
[0034]與門II的兩個輸入端分別與讀寫仲裁電路模塊a和尋址功能控制_1連接，另外三個輸入端還分別和或門X X XII1、或門X X XIV、或門XIII連接；
[0035]或門I的兩個輸入端分別與WR1_1和與門χνπ連接，輸出端和與門III的一個輸入
端連接；
[0036]或門II的兩個輸入端分別與WR2_1和與門XVI連接，輸出端和與門III的一個輸入
端連接；
[0037]所述脈沖發(fā)生器I的啟動信號輸入端由“I”變化為“0”，且復(fù)位輸入端為“I”時，
啟動脈沖發(fā)生器I的工作。
[0038]其進(jìn)一步技術(shù)方案是:所述數(shù)據(jù)傳輸控制模塊a包括數(shù)據(jù)暫存器三態(tài)門組a、32位三態(tài)門組I a、32位三態(tài)門組II a、或門II1、或門IV、或門V、或門V1、或門νπ、或門珊、與門
IV、與門V和與門VI;
[0039]所述數(shù)據(jù)暫存器三態(tài)門組a的數(shù)據(jù)輸入端與DB_1連接；數(shù)據(jù)寫入脈沖輸入端和或門III的輸出端連接；輸出選通輸入端和或門V的輸出端連接；數(shù)據(jù)輸出端與雙端口 RAM存儲單元的DB_11端連接；
[0040]32位三態(tài)門組I a的數(shù)據(jù)輸入端與DB_1連接；輸出選通輸入端和或門VI的輸出端連接；數(shù)據(jù)輸出端與雙端口 RAM存儲單元的DB_11端連接；
[0041]32位三態(tài)門組II a的數(shù)據(jù)輸入端與雙端口 RAM存儲單元的DB_11端連接；輸出選通輸入端和與門IV的輸出端連接；數(shù)據(jù)輸出端與DB_1連接；
[0042]或門III的兩個輸入端分別與+1計數(shù)器的WR2_1脈沖輸出端和與門XVn連接；
[0043]或門IV的兩個輸入端分別和與門XVI1、與門X VI連接；輸出端和或門V的一個輸入端連接；
[0044]或門V的另一個輸入端和與門XVn連接；
[0045]或門VI的兩個輸入端分別與尋址功能控制_1和WR_1連接；輸出端還和與門V的一個輸入端連接；
[0046]或門VD的兩個輸入端分別與尋址功能控制_1和系統(tǒng)RD_1線連接；輸出端和與門IV的一個輸入端連接；
[0047]或門VDI的三個輸入端分別與RD_1、與門XIV和與門XVI連接；輸出端和與門IV的一個輸入端連接；
[0048]與門IV的輸出端還和與門VI的一個輸入端連接；
[0049]與門V的另外四個輸入端還分別和或門XIX、或門X珊、或門X Vn和或門X VI連接；輸出端WR_12與讀寫仲裁電路模塊a連接；
[0050]與門VI的另外三個輸入端還分別和脈沖②_1、或門X V和或門XIV連接；輸出端RD.12與讀寫仲裁電路模塊a連接。
[0051]其進(jìn)一步技術(shù)方案是:所述地址通道控制模塊a包括5位二選一選擇器a、32位三選一選擇器I a、32位二選一選擇器I a、地址運算器I a、32位二選一選擇器II a、地址輸出鎖存器I a、地址輸出鎖存器II a、地址輸出鎖存器III a、32位四選一選擇器a、與門VD、與門珊、與門IX、與門X和與門XI ;
[0052]所述5位二選一選擇器a的RiJ地址輸入端與命令寄存器I的RiJ地址輸出端連接；Rj_l地址輸入端與命令寄存器I的Rj_l地址輸出端連接；選通控制輸入端和或門X X連接；輸出端與32位二選一選擇器I a的一個輸入端低5位連接；
[0053]32位三選一選擇器I a的一個輸入端與雙端口 RAM存儲單元的DB_11端連接；一個輸入端與地址暫存器I的地址值輸出端連接；一個輸入端與地址暫存器II的地址值輸出端連接；一個選通端和與門Vn的輸出端連接；一個選通端和或門X XIII連接；輸出端與32位二選一選擇器I a的一個輸入端連接；
[0054]32位二選一選擇器I a的一個輸入端的高27位與“O”連接；選通端和與門VDI的輸出端連接；地址輸出端與地址運算器I a的一個輸入端和32位二選一選擇器II a的一個輸入端連接；
[0055]地址運算器I a的另一個偏移量sft_l輸入端與命令寄存器I的sft_l輸出端連接；地址運算結(jié)果輸出端與32位二選一選擇器II a的一個輸入端連接；
[0056]32位二選一選擇器II a的選通輸入端和與門IX的輸出端連接；地址輸出端與地址輸出鎖存器I a、地址輸出鎖存器II a和地址輸出鎖存器III a的地址輸入端連接；
[0057]地址輸出鎖存器I a的鎖存脈沖輸入端和與門X的輸出端連接；輸出端與32位四選一選擇器a的一個輸入端連接；
[0058]地址輸出鎖存器II a的鎖存脈沖輸入端與脈沖②_1連接；輸出端與32位四選一選擇器a的一個輸入端連接；
[0059]地址輸出鎖存器III a的鎖存脈沖輸入端與脈沖④_1連接；輸出端與32位四選一選擇器a的一個輸入端連接；
[0060]32位四選一選擇器a的一個輸入端還與AB_1連接；一個選通端與尋址功能控制_1連接；一個選通端和與門XI的輸出端連接；一個選通端和或門X ΧΧΠ的輸出端連接；輸出端與雙端口 RAM存儲單元的AB_11輸入端、讀寫仲裁電路模塊b連接；
[0061]與門Vn的兩個輸入端分別和或門X XX1、或門ΧΧΠ連接；
[0062]與門VDI的兩個輸入端分別和或門X XIV、或門X X V連接；
[0063]與門IX的兩個輸入端分別和或門X XV1、或門X χνπ連接；
[0064]與門X的三個輸入端分別與脈沖①_1、或門X X VDI和或門X XIX連接；[0065]與門XI的三個輸入端分別和與門X V、或門X X X和或門X XX[連接；
[0066]其進(jìn)一步技術(shù)方案是:所述讀寫仲裁電路模塊a包括地址比較器、與門ΧΠ、或非門
1、或非門I1、或門IX、或門X、非門II1、非門IV、或門X1、或門ΧΠ和與門XIII ；
[0067]所述地址比較器的兩個地址輸入端分別與地址通道控制模塊a的ΑΒ_11輸出端和地址通道控制模塊b的AB_21輸出端連接，使能端與系統(tǒng)主/從選擇線連接，輸出端和或非門I的一個輸入端，或非門II的一個輸入端連接；
[0068]與門ΧΠ的兩個輸入端分別與讀寫仲裁電路模塊b的WR_21和RD_21的輸出端連接，輸出端和或非門I的一個輸入端連接；
[0069]或非門I的輸出端和或門IX的一個輸入端，非門IV的輸入端連接；
[0070]或非門II的另一個輸入端與讀寫仲裁電路模塊b的WR_21輸出端連接，輸出端和或門X的一個輸入端，非門III的輸入端連接；
[0071]或門IX的另一個輸入端與數(shù)據(jù)傳輸控制模塊a的WR_12輸出端連接,輸出端與雙端口 RAM存儲單元的WR_11輸入端連接；
[0072]或門X的另一個輸入端與數(shù)據(jù)傳輸控制模塊a的RD_12輸出端連接,輸出端與雙端口 RAM存儲單元的RD_11輸入端連接；
[0073]非門III的輸出端和或門X[的一個輸入端連接；
[0074]非門IV的輸出端和或門ΧΠ的一個輸入端連接；
[0075]或門XI的另一個輸入端與數(shù)據(jù)傳輸控制模塊a的RD_12輸出端連接,輸出端和與門XIII的一個輸入端連接；
[0076]或門ΧΠ的另一個輸入端與數(shù)據(jù)傳輸控制模塊a的WR_12輸出端連接,輸出端和與門XIII的一個輸入端連接；
[0077]與門XIII的輸出端與脈沖分配器a的與門II的一個輸入端連接，并輸出中斷信號-1。
[0078]由于采用以上結(jié)構(gòu)，本實用新型之尋址與存儲單元一體化雙端口存儲控制器具有以下有益效果:
[0079]—、能實現(xiàn)自主控制存儲器兩個讀寫端口的尋址、地址運算和讀寫操作功能:
[0080]本實用新型中，尋址與存儲單元一體化雙端口存儲控制器的一個讀寫端口或兩個讀寫端口被系統(tǒng)選中，在系統(tǒng)WR_1或WR_2信號的作用下將命令、地址和需要寫入的立即數(shù)寫入一個讀寫端口或兩個讀寫端口的命令寄存及地址暫存控制模塊，脈沖分配器被啟動，尋址與存儲單元一體化雙端口存儲控制器在一個讀寫端口或兩個讀寫端口的脈沖分配器的時序脈沖作用下自主完成尋址、地址運算和讀寫操作；對于寫入數(shù)據(jù)的命令或兩個存儲單元之間的數(shù)據(jù)傳輸命令，當(dāng)該命令的命令參數(shù)寫入命令寄存及地址暫存控制模塊之后，CS_1由“O”一 “I”(參見圖10，圖11);實現(xiàn)一體化存儲控制器執(zhí)行這類命令的尋址操作、數(shù)據(jù)傳輸和寫入過程與微處理器執(zhí)行其他指令序列過程的并行操作；在讀出數(shù)據(jù)過程中，在內(nèi)部時序脈沖作用下自主完成存儲單元的尋址，系統(tǒng)按照時序要求對一體化存儲控制器發(fā)出讀(RD)信號，將該存儲單元的數(shù)據(jù)發(fā)送到系統(tǒng)的數(shù)據(jù)總線，充分應(yīng)用了 FPGA的并行處理功能。
[0081]二、還保留有一般雙端口存儲器的讀寫操作功能:
[0082]本實用新型中，仍然保留一般雙端口存儲器的讀寫操作功能，即一體化雙端口存儲控制器的一個讀寫端口或兩個讀寫端口分別選中某一個存儲單元，在系統(tǒng)RD_1或RD_2、WR_1或WR_2的脈沖作用下，將選中的存儲單元數(shù)據(jù)傳輸?shù)礁髯韵到y(tǒng)數(shù)據(jù)總線，或?qū)⒏髯詳?shù)據(jù)總線的數(shù)據(jù)寫入分別被選中的存儲單元。
[0083]三、能快捷的實現(xiàn)雙端口存儲單元相互之間的數(shù)據(jù)傳輸:
[0084]本實用新型中，在雙端口 RAM存儲單元中設(shè)計了間接尋址寄存器和基址寄存器，數(shù)據(jù)通道控制和地址通道控制器，在內(nèi)部時序脈沖的控制下，有多種尋址方式實現(xiàn)一個存儲單元的數(shù)據(jù)寫入另一個存儲單元，系統(tǒng)只需要一次寫入操作命令，簡化了需要將待寫入的數(shù)據(jù)從一個存儲單元中讀出寫入到微處理器中的某一個寄存器，然后從該寄存器讀出通過系統(tǒng)數(shù)據(jù)總線寫入另一個存儲單元的操作過程，這種情況下微處理器需要對雙端口存儲單元進(jìn)行一次讀命令操作和一次寫命令的操作。
[0085]四、系統(tǒng)性價比高:
[0086]本實用新型以FPGA的硬連接控制電路為核心，構(gòu)建一種尋址與存儲單元一體化雙端口存儲控制器，兩個讀寫端口采用了主/從選擇方式的內(nèi)部仲裁邏輯控制，主控端口和從控端口對同一個存儲單元進(jìn)行寫，或主控端口對一個存儲單元進(jìn)行寫，從控端口對同一個存儲單元進(jìn)行讀操作時，將封鎖從控端口的寫或讀信號，并發(fā)出中斷信號；雙端口存儲器中還有作為間接尋址和基址+變址用的存儲單元，也有普通存儲單元，具有普通雙端口存儲器的讀寫功能，還具有多種間接尋址方式的功能，能夠?qū)崿F(xiàn)雙端口存儲器內(nèi)部存儲單元相互之間的數(shù)據(jù)傳輸?shù)墓δ埽涞刂愤\算和尋址過程由內(nèi)部時序脈沖控制，可提高微處理器執(zhí)行指令序列的速度，具有較高的性價比。
[0087]下面結(jié)合附圖和實施例對本實用新型之尋址與存儲單元一體化雙端口存儲控制器的技術(shù)特征作進(jìn)一步的說明。
【專利附圖】

【附圖說明】
[0088]圖1:本實用新型之尋址與存儲單元一體化雙端口存儲控制器的尋址與存儲單元一體化雙端口存儲控制器的引腳圖；
[0089]圖2:本實用新型之尋址與存儲單元一體化雙端口存儲控制器的存儲單元分配示意圖；
[0090]圖3:本實用新型之尋址與存儲單元一體化雙端口存儲控制器的系統(tǒng)結(jié)構(gòu)圖；
[0091]圖4:本實用新型之尋址與存儲單元一體化雙端口存儲控制器的命令寄存及地址暫存控制模塊a的電路連接圖；
[0092]圖5:本實用新型之尋址與存儲單元一體化雙端口存儲控制器的脈沖分配器a的電路連接圖；
[0093]圖6:本實用新型之尋址與存儲單元一體化雙端口存儲控制器的數(shù)據(jù)傳輸控制模塊a的電路連接圖；
[0094]圖7:本實用新型之尋址與存儲單元一體化雙端口存儲控制器的地址通道控制模塊a的電路連接圖；
[0095]圖8:本實用新型之尋址與存儲單元一體化雙端口存儲控制器的讀寫仲裁電路模塊a的電路連接圖；
[0096]圖9:本實用新型之尋址與存儲單元一體化雙端口存儲控制器的組合邏輯電路模塊輸入輸出引腳圖；
[0097]圖10:本實用新型之尋址與存儲單元一體化雙端口存儲控制器的執(zhí)行MOV iRi； @Rj+sft命令的時序圖；
[0098]圖11:本實用新型之尋址與存儲單元一體化雙端口存儲控制器的執(zhí)行MOV Mi, Mj命令的時序圖。
[0099]圖中:
[0100]I 一雙端口 RAM存儲單元，A—端口 A，B—端口 B ；
[0101]II一命令寄存及地址暫存控制模塊a，III一組合邏輯電路模塊a，IV—脈沖分配器a ; V—數(shù)據(jù)傳輸控制模塊a，VI—地址通道控制模塊a ;ΥΠ—讀寫仲裁電路模塊a ；
[0102]珊一命令寄存及地址暫存控制模塊b，IX—組合邏輯電路模塊b，X—脈沖分配器b ;χι—數(shù)據(jù)傳輸控制模塊b，xn—地址通道控制模塊b ;XIII—讀寫仲裁電路模塊b;
[0103]I—+1計數(shù)器，2—命令寄存器I，3—命令譯碼器I，4一地址暫存器I，5—地址暫存器II，6—非門I，7—非門II，8—與門I ;
[0104]9 一脈沖發(fā)生器I a, I O—與門II，11—或門I，12—或門II，13—與門III ；
[0105]14一數(shù)據(jù)暫存器三態(tài)門組a，15—32位三態(tài)門組I a，16—32位三態(tài)門組II a, 17—或門III，18—或門IV，19—或門V，20—或門VI，21—或門VD，22—或門珊，23—與門IV，24一與門V，25—與門VI;
[0106]26一4位二選一選擇 器a, 27一32位三選一選擇器I a, 28一32位二選一選擇器I a，29—地址運算器I a，30— 32位二選一選擇器II a，31—地址輸出鎖存器I a，32—地址輸出鎖存器II a, 33一地址輸出鎖存器III a, 34一32位四選一選擇器a, 35—與門VL 36—與門VDI，37—與門IX，38—與門X，39—與門XI ；
[0107]40—地址比較器，41一與門XL 42—或非門I，43—或非門II，44一或門IX，45—或門 X，46—^巨門 III，47—非門 IV，48—或門 XI，49—或門 XL 50—與門 XIII ；
[0108]XT-選通，SCMSR-鎖存脈沖輸入。
[0109]文中縮略語
[0110]FPGA — Field Programmable Gate Array,現(xiàn)場可編程門陣列；
[0111]WR — Write，寫信號，RD — Read，讀信號；CS — Chip Selection，片選信號；
[0112]AB — Address Bus,地址總線；DB — Data Bus,數(shù)據(jù)總線；
[0113]RAM—Random access memory,存儲器；sft — Shift,偏移量。
【具體實施方式】
[0114]一種尋址與存儲單元一體化雙端口存儲控制器，如圖3所示，該尋址與存儲單元一體化雙端口存儲控制器包括雙端口 RAM存儲單元I以及兩個完全獨立的讀寫端口 A和讀寫端口 B ；
[0115]所述雙端口 RAM存儲單元I的基本結(jié)構(gòu)與普通雙端口 RAM存儲器相同；雙端口RAM存儲單元I中設(shè)置有作為間接尋址和基址加變址尋址用的存儲單元Rtl — R31 ；
[0116]所述讀寫端口 A和讀寫端口 B的尋址與存儲單元一體化的時序控制方法和電路結(jié)構(gòu)相同，只是主/從選擇的控制邏輯相反，即當(dāng)主/從選擇線為“0”，讀寫端口 A為主控端口，讀寫端口 B為從控端口；當(dāng)主/從選擇線為“ I ”，則讀寫端口 A為從控端口，讀寫端口 B為主控端口；
[0117]所述讀寫端口 A包括命令寄存及地址暫存控制模塊a II，組合邏輯電路模塊a III，脈沖分配器a IV，數(shù)據(jù)傳輸控制模塊a V，地址通道控制模塊a VI和讀寫仲裁電路模塊a W，實現(xiàn)所述雙端口 RAM存儲單元I的讀寫端口 A的控制功能；
[0118]所述讀寫端口 B包括命令寄存及地址暫存控制模塊b VDI，組合邏輯電路模塊b IX，脈沖分配器b X，數(shù)據(jù)傳輸控制模塊b XI，地址通道控制模塊b ΧΠ和讀寫仲裁電路模塊b XIII，實現(xiàn)所述雙端口 RAM存儲單元I的讀寫端口 B的控制功能；
[0119]所述雙端口 RAM存儲單元I與命令寄存及地址暫存控制模塊a II，數(shù)據(jù)傳輸控制模塊a V，地址通道控制模塊a VI，讀寫仲裁電路模塊a VL命令寄存及地址暫存控制模塊b珊，數(shù)據(jù)傳輸控制模塊b XI，地址通道控制模塊b XL讀寫仲裁電路模塊b XIII連接；
[0120]所述命令寄存及地址暫存控制模塊a II還與組合邏輯電路模塊a III，脈沖分配器a IV，數(shù)據(jù)傳輸控制模塊a V，地址通道控制模塊a VI連接；
[0121]所述組合邏輯電路模塊a III還與脈沖分配器a IV，數(shù)據(jù)傳輸控制模塊a V，地址通道控制模塊a VI連接；
[0122]所述脈沖分配器a IV還與數(shù)據(jù)傳輸控制模塊a V，地址通道控制模塊a VI，讀寫仲裁電路模塊a VD連接；
[0123]所述數(shù)據(jù)傳輸控制模塊a V還與地址通道控制模塊a VI，讀寫仲裁電路模塊a W連接；
[0124]所述地址通道控制模塊a VI還與讀寫仲裁電路模塊b XIII連接；
[0125]所述讀寫仲裁電路模塊a VD還與讀寫仲裁電路模塊b XIII，地址通道控制模塊b ΧΠ連接；
[0126]所述命令寄存及地址暫存控制模塊a II在CS_1為“O”時，在系統(tǒng)WR_1信號的作用下，存儲指令代碼并譯碼，存儲器間接尋址和基址+變址尋址存儲單元地址值、偏移量和直接尋址的地址值并予以輸出；如果還有第2個直接尋址的地址值，則在系統(tǒng)第二個WR_1信號的作用下，存儲第2個直接尋址的地址值并予以輸出；發(fā)出WR1_1或WR2_1脈沖信號作為脈沖分配器a IV工作的啟動脈沖信號；在執(zhí)行普通存儲器讀寫功能指令時，復(fù)位脈沖分配器a IV ;所述命令寄存及地址暫存控制模塊a II被復(fù)位時，所有命令輸出端為“I”;對于寫入數(shù)據(jù)的命令或雙端口 RAM存儲單元I中的兩個存儲單元之間的數(shù)據(jù)傳輸命令，當(dāng)該命令的命令參數(shù)寫入所述命令寄存及地址暫存控制模塊a II之后，CS_1由“O”一 “I”(參見圖 10，圖 11)；
[0127]所述組合邏輯電路模塊a III的輸入端與命令寄存及地址暫存控制模塊a II的11條命令輸出端連接，還與脈沖分配器a IV的脈沖輸出端連接；所述組合邏輯電路模塊a III的輸出端是這些輸入信號的邏輯組合，包括:與邏輯輸出和或邏輯輸出，所述與邏輯輸出有由與門XIV?與門XIX構(gòu)成的6個與門輸出端；所述或邏輯輸出有由或門XIII?或門X X XIV構(gòu)成的22個或門輸出端(參見圖8、附表一、附表三和附表四)；
[0128]所述脈沖分配器a IV作為內(nèi)部時序脈沖發(fā)生器，輸出脈沖①_1、脈沖②_1、脈沖③_1、脈沖④_1、脈沖⑤_1、脈沖⑥_1、脈沖⑦_(dá)1和脈沖⑧_1，為組合邏輯電路模塊a II1、數(shù)據(jù)傳輸控制模塊a V和地址通道控制模塊a VI提供時序脈沖信號；所述脈沖分配器a IV還向命令寄存及地址暫存控制模塊a II輸出復(fù)位信號；[0129]所述數(shù)據(jù)傳輸控制模塊a V在尋址功能控制_1信號、RD_1、WR_1和命令寄存及地址暫存控制模塊a II輸出的WR2_1信號，脈沖分配器a IV輸出的時序脈沖，以及組合邏輯電路模塊a III的與邏輯輸出值的作用下，實現(xiàn)雙端口 RAM存儲單元I的DB_11與DB_1總線的數(shù)據(jù)傳輸控制；并還在脈沖分配器a IV輸出的時序脈沖和組合邏輯電路模塊a III的或邏輯輸出值的作用下，按照所執(zhí)行的命令輸出RD_12和WR_12信號；
[0130]所述地址通道控制模塊a VI在組合邏輯電路模塊a III的輸出邏輯值和脈沖分配器a IV輸出的時序脈沖的作用下，按照命令寄存及地址暫存控制模塊a II輸出的地址值和所執(zhí)行的指令和命令向雙端口 RAM存儲單元I的AB_11傳輸?shù)刂分担?br> [0131]所述讀寫仲裁電路模塊a VD根據(jù)主/從選擇信號，如果主/從選擇信號為“0”，讀寫端口 A為主控端口，讀寫端口 B為從控端口 ；則所述數(shù)據(jù)傳輸控制模塊a V輸出的輸出RD_12和WR_12信號傳輸?shù)剿鲭p端口 RAM存儲單元I的RD_11和WR_11信號輸入端；
[0132]如果主/從選擇信號為“ I ”，則讀寫端口 A為從控端口，讀寫端口 B為主控端口 ；則所述數(shù)據(jù)傳輸控制模塊b XI輸出的RD_22和WR_22信號傳輸?shù)剿鲭p端口 RAM存儲單元I的RD_21和WR_21信號輸入端；
[0133]對于所述數(shù)據(jù)傳輸控制模塊a V輸出的RD_12信號，根據(jù)所述雙端口 RAM存儲單元I的AB_11和AB_21的比較值是否相等，WR_21是否為“0”，仲裁RD_12信號是否可以傳輸?shù)絉D_11 ;如果主控端口 WR_21為“0”，AB_11和AB_21的值相等，所述讀寫仲裁電路模塊a VD封鎖RD_12信號，使得RD_11保持“I”狀態(tài)，此時如果RD_12信號為“0”，發(fā)出中斷信號;
[0134]對于所述數(shù)據(jù)傳輸控制模塊a V輸出的WR_12信號，根據(jù)所述雙端口 RAM存儲單元I的AB_11和AB_21的比較值是否相等，WR_21或RD_21是否為“O”仲裁WR_12信號是否可以傳輸?shù)絎R_11 ;如果主控端口 WR_21或RD_21為“0”，AB_11和AB_21的值相等，所述讀寫仲裁電路模塊a VII封鎖WR_ 12信號，使得WR_11保持“I”狀態(tài)，此時如果WR_12為“0”，
發(fā)出中斷信號。
[0135]如圖4所示，所述命令寄存及地址暫存控制模塊a II包括+1計數(shù)器1、命令寄存器I 2、命令譯碼器I 3、地址暫存器I 4、地址暫存器II 5、非門I 6、非門II 7和與門I 8 ;所述+1計數(shù)器I的復(fù)位輸入端和非門I 6的輸出端連接，使能端與CS_1信號線連接，計數(shù)端與WR_1信號線連接，CS_1為“0”，復(fù)位輸入端為“1”，在WR_1脈沖信號作用下，+1計數(shù)器I進(jìn)行+1操作，第一個+1操作輸出WR1_1，其值從“I” 一 “O” ;第二個WR_1計數(shù)脈沖使得WR1_1 從“O” 一 “I” ；WR2_1 從“I” 一 “O” ；如果 CS_1 為 “I”，+1 計數(shù)器 I 被復(fù)位，WR1_1 和WR2_1均為“I”狀態(tài)；+1計數(shù)器I的WR1_1脈沖輸出端與命令寄存器I 2、地址暫存器I 4的寫入信號輸入端和脈沖分配器a IV連接，WR2_1脈沖輸出端與地址暫存器II 5的寫入信號輸入端、脈沖分配器a IV和數(shù)據(jù)傳輸控制模塊a V連接；
[0136]所述命令寄存器I 2的使能端與CS_1信號線連接；復(fù)位端與脈沖分配器a IV連接；數(shù)據(jù)輸入端與DB_1連接；所述命令寄存器I 2的命令編碼(D31-D26)輸出端與命令譯碼器I 3的命令信息輸入端連接；所述命令寄存器I 2輸出的間接尋址存儲單元的RiJQ25-D21)和RjJ (D20-D16)的地址值、偏移量sft_l (D15^D0)作為輸出地址信號與地址通道控制模塊a VI連接；當(dāng)命令寄存器I 2被復(fù)位，命令編碼輸出端全部為“I”(參見附表二:本實用新型之尋址與存儲單元一體化雙端口存儲控制器的命令格式表)；[0137]所述命令譯碼器I 3的命令輸出端與組合邏輯電路模塊a III連接；命令譯碼器
I3輸出11條命令譯碼值，在執(zhí)行任何一條命令時，只有該條命令輸出端為“0”，其它命令輸出端為“I”;命令寄存器I 2的命令編碼輸出端全部為“I”時，命令譯碼器I 3所有的命令輸出立而為“ I ” ;
[0138]所述地址暫存器I 4的輸入端與AB_1連接，輸出端與地址通道控制模塊a VI連接;
[0139]所述地址暫存器II 5的輸入端與AB_1連接，輸出端與地址通道控制模塊a VI連接；
[0140]非門I 6的輸入端與CS_1信號線連接；
[0141]非門II 7的輸入端與脈沖分配器a IV連接；輸出端和與門I 8的一個輸入端連接；
[0142]與門I 8的另一個輸入端與CS_1信號線連接；輸出端與雙端口 RAM存儲單元I的cs_ll信號輸入端連接；當(dāng)CS_1信號為“0”，非門II 7的輸入端為“I”或為“O”時，或系統(tǒng)CS_1信號為“1”，非門II 7的輸入端為“I”時，雙端口 RAM存儲單元I的CS_11信號輸入端為 “O，，。
[0143]如圖5所示，所述脈沖分配器a IV包括脈沖發(fā)生器I 9、與門II 10、或門I 11、或門II 12和與門III 13 ;所述脈沖發(fā)生器I 9的復(fù)位輸入端和與門II 10的輸出端連接；啟動脈沖信號輸入端和與門III13的輸出端連接；時鐘脈沖輸入端與系統(tǒng)時鐘線連接，脈沖⑨」輸出端和與門II 10的一個輸入端連接；脈沖①_1、脈沖②_1、脈沖③_1、脈沖④_1、脈沖⑤_1、脈沖⑥_1、脈沖⑦_(dá)1、脈沖⑧_1輸出端與組合邏輯電路模塊a III連接；脈沖①_1、脈沖②_1、脈沖④_1輸出端還與地址通道控制模塊a VI連接；脈沖②_1輸出端還與數(shù)據(jù)傳輸控制模塊a V連接；
[0144]與門II 10的兩個輸入端分別與讀寫仲裁電路模塊a VD和尋址功能控制_1連接，另外三個輸入端還分別和或門X X XII1、或門X X XIV、或門XIII連接；
[0145]或門I 11的兩個輸入端分別與WR1_1和與門χνπ連接，輸出端和與門III 13的一個輸入端連接；
[0146]或門II 12的兩個輸入端分別與WR2_1和與門XVI連接，輸出端和與門III 13的一個輸入端連接；
[0147]所述脈沖發(fā)生器I 9的啟動信號輸入端由“I”變化為“0”，且復(fù)位輸入端為“I”時，啟動脈沖發(fā)生器I 9的工作。
[0148]如圖6所示:所述數(shù)據(jù)傳輸控制模塊a V包括數(shù)據(jù)暫存器三態(tài)門組al4、32位三態(tài)門組I al5、32位三態(tài)門組II al6、或門III 17、或門IV 18、或門V 19、或門VI 20、或門VD 21、或門VDI 22、與門IV 23、與門V 24和與門VI 25 ；
[0149]所述數(shù)據(jù)暫存器三態(tài)門組al4的數(shù)據(jù)輸入端與DB_1連接；數(shù)據(jù)寫入脈沖輸入端和或門III 17的輸出端連接；輸出選通輸入端和或門V 19的輸出端連接；數(shù)據(jù)輸出端與雙端口 RAM存儲單元I的DB_11端連接；
[0150]32位三態(tài)門組I al5的數(shù)據(jù)輸入端與DB_1連接；輸出選通輸入端和或門VI 20的輸出端連接；數(shù)據(jù)輸出端與雙端口 RAM存儲單元I的DB_11端連接；
[0151]32位三態(tài)門組II al6的數(shù)據(jù)輸入端與雙端口 RAM存儲單元I的DB_11端連接；輸出選通輸入端和與門IV 23的輸出端連接；數(shù)據(jù)輸出端與DB_1連接；[0152]或門III 17的兩個輸入端分別與+1計數(shù)器I的WR2_1脈沖輸出端和與門XVII連接；
[0153]或門IV 18的兩個輸入端分別和與門XVI1、與門XVI連接；輸出端和或門V 19的一個輸入端連接；
[0154]或門V 19的另一個輸入端和與門XVn連接；
[0155]或門VI 20的兩個輸入端分別與尋址功能控制_1和WR_1連接；輸出端還和與門
V24的一個輸入端連接；
[0156]或門VD21的兩個輸入端分別與尋址功能控制_1和系統(tǒng)RD_1線連接；輸出端和與門IV 23的一個輸入端連接；
[0157]或門珊22的三個輸入端分別與RD_1、與門XIV和與門XVI連接；輸出端和與門IV 23的一個輸入端連接；
[0158]與門IV 23的輸出端還和與門VI 25的一個輸入端連接；
[0159]與門V 24的另外四個輸入端還分別和或門XIX、或門XVIL或門XVn和或門XVI連接；輸出端WR_12與讀寫仲裁電路模塊a VD連接；
[0160]與門VI 25的另外三個輸入端還分別和脈沖②_1、或門X V和或門XIV連接；輸出端RD_12與讀寫仲裁電路模塊a VD連接。
[0161]如圖7所示:所述地址通道控制模塊a VI所述地址通道控制模塊a VI包括5位二選一選擇器a26、32位三選一選擇器I a27、32位二選一選擇器I a28、地址運算器I a29、32位二選一選擇器II a30、地址輸出鎖存器I a31、地址輸出鎖存器II a32、地址輸出鎖存器111833、32位四選一選擇器&34、與門訓(xùn)35、與門珊36、與門僅37、與門父38和與門XI 39 ；
[0162]所述5位二選一選擇器a26的RiJ地址輸入端與命令寄存器I 2的RiJ地址輸出端連接；Rj_l地址輸入端與命令寄存器I 2的RjJ地址輸出端連接；選通控制輸入端和或門X X連接；輸出端與32位二選一選擇器I a28的一個輸入端低5位連接；
[0163]32位三選一選擇器I a27的一個輸入端與雙端口 RAM存儲單元I的DB_11端連接；一個輸入端與地址暫存器I 4的地址值輸出端連接；一個輸入端與地址暫存器II 5的地址值輸出端連接；一個選通端和與門VD 35的輸出端連接；一個選通端和或門X XIII連接；輸出端與32位二選一選擇器I a28的一個輸入端連接；
[0164]32位二選一選擇器I a28的一個輸入端的高27位與“O”連接；選通端和與門VDI 36的輸出端連接；地址輸出端與地址運算器I a29的一個輸入端和32位二選一選擇器
IIa30的一個輸入端連接；
[0165]地址運算器I a29的另一個偏移量sft_l輸入端與命令寄存器I 2的sft_l輸出端連接；地址運算結(jié)果輸出端與32位二選一選擇器II a30的一個輸入端連接；
[0166]32位二選一選擇器II a30的選通輸入端和與門IX 37的輸出端連接；地址輸出端與地址輸出鎖存器I a31、地址輸出鎖存器II a32和地址輸出鎖存器IIIa33的地址輸入端連接；
[0167]地址輸出鎖存器I a31的鎖存脈沖輸入端和與門X 38的輸出端連接；輸出端與32位四選一選擇器a34的一個輸入端連接；
[0168]地址輸出鎖存器II a32的鎖存脈沖輸入端與脈沖②_1連接；輸出端與32位四選一選擇器a34的一個輸入端連接；[0169]地址輸出鎖存器III a33的鎖存脈沖輸入端與脈沖④_1連接；輸出端與32位四選一選擇器a34的一個輸入端連接；
[0170]32位四選一選擇器a34的一個輸入端還與AB_1連接；一個選通端與尋址功能控制_1連接；一個選通端和與門XI 39的輸出端連接；一個選通端和或門X ΧΧΠ的輸出端連接；輸出端與雙端口 RAM存儲單元I的AB_11輸入端、讀寫仲裁電路模塊b XIII連接；
[0171]與門VD35的兩個輸入端分別和或門X XX1、或門ΧΧΠ連接；
[0172]與門VDI 36的兩個輸入端分別和或門X XIV、或門X X V連接；
[0173]與門IX 37的兩個輸入端分別和或門X XV1、或門X XVn連接；
[0174]與門X 38的三個輸入端分別與脈沖①_1、或門X XVDI和或門X XIX連接；
[0175]與門XI 39的三個輸入端分別和與門X V、或門X X X和或門X XXI連接。
[0176]如圖8所示:所述讀寫仲裁電路模塊a VD包括地址比較器40、與門ΧΠ 41、或非門I 42、或非門II 43、或門IX 44、或門X 45、非門III46、非門IV 47、或門XI 48、或門ΧΠ 4和與門XIII 50 ；
[0177]所述地址比較器40的兩個地址輸入端分別與地址通道控制模塊a VI的AB_11輸出端和地址通道控制模塊b ΧΠ的AB_21輸出端連接，使能端與系統(tǒng)主/從選擇線連接，輸出端和或非門I 42的一個輸入端,或非門II 43的一個輸入端連接；
[0178]與門ΧΠ 41的兩個輸入端分別與讀寫仲裁電路模塊b XIII的WR_21和RD_21的輸出端連接，輸出端和或非門I 42的一個輸入端連接；
[0179]或非門I 42的輸出端和或門IX 44的一個輸入端，非門IV 47的輸入端連接；
[0180]或非門II 43的另一個輸入端與讀寫仲裁電路模塊b XIII的WR_21輸出端連接，輸出端和或門X 45的一個輸入端，非門III 46的輸入端連接；
[0181]或門IX 44的另一個輸入端與數(shù)據(jù)傳輸控制模塊a V的WR_12輸出端連接,輸出端與雙端口 RAM存儲單元I的WR_11輸入端連接；
[0182]或門X 45的另一個輸入端與數(shù)據(jù)傳輸控制模塊a V的RD_12輸出端連接,輸出端與雙端口 RAM存儲單元I的RD_11輸入端連接；
[0183]非門III 46的輸出端和或門XI 48的一個輸入端連接；
[0184]非門IV 47的輸出端和或門ΧΠ 49的一個輸入端連接；
[0185]或門XI 48的另一個輸入端與數(shù)據(jù)傳輸控制模塊a V的RD_12輸出端連接,輸出端和與門XIII 50的一個輸入端連接；
[0186]或門ΧΠ49的另一個輸入端與數(shù)據(jù)傳輸控制模塊a V的WR_12輸出端連接,輸出端和與門XIII 50的一個輸入端連接；
[0187]與門XIII 50的輸出端與脈沖分配器a IV的與門II 10的一個輸入端連接，并輸出中斷信號_1。
[0188]由于本實用新型之尋址與存儲單元一體化雙端口存儲控制器的讀寫端口 A和讀寫端口 B的尋址與存儲單元一體化的時序控制方法和電路結(jié)構(gòu)相同，只是主/從選擇的控制邏輯相反；因此，
[0189]構(gòu)成本實用新型之尋址與存儲單元一體化雙端口存儲控制器的讀寫端口 B之命令寄存及地址暫存控制模塊b珊、組合邏輯電路模塊b IX、脈沖分配器b X、數(shù)據(jù)傳輸控制模塊b X1、地址通道控制模塊b ΧΠ和讀寫仲裁電路模塊b XIII的各模塊具體結(jié)構(gòu)與構(gòu)成本實用新型之尋址與存儲單元一體化雙端口存儲控制器的讀寫端口 A的命令寄存及地址暫存控制模塊a I1、組合邏輯電路模塊a II1、脈沖分配器a IV、數(shù)據(jù)傳輸控制模塊a V、地址通道控制模塊a VI和讀寫仲裁電路模塊a VD的各模塊具體結(jié)構(gòu)完全相同，此處不再贅述；其主/從選擇的控制邏輯相反的特點在圖3中也已經(jīng)明示，也是本領(lǐng)域技術(shù)人員根據(jù)讀寫端口 A的各部分結(jié)構(gòu)以及圖3能夠直接明了的，此處亦不再贅述。
[0190]附表一:本實用新型之尋址與存儲單元一體化雙端口存儲控制器的指令與命令編
號對應(yīng)表
[0191]
【權(quán)利要求】
1.一種尋址與存儲單元一體化雙端口存儲控制器，包括雙端口 RAM存儲單元(I )以及兩個完全獨立的讀寫端口 A和讀寫端口 B，所述雙端口 RAM存儲單元(I )的基本結(jié)構(gòu)與普通雙端口 RAM存儲器相同；其特征在于:所述雙端口 RAM存儲單元(I )中設(shè)置有作為間接尋址和基址加變址尋址用的存儲單元Rtl — R31 ;所述讀寫端口 A和讀寫端口 B的尋址與存儲單元一體化的時序控制方法和電路結(jié)構(gòu)相同，只是主/從選擇的控制邏輯相反，即當(dāng)主/從選擇線為“0”，讀寫端口 A為主控端口，讀寫端口 B為從控端口；當(dāng)主/從選擇線為“ I ”，則讀寫端口 A為從控端口，讀寫端口 B為主控端口 ；所述讀寫端口 A的控制電路包括命令寄存及地址暫存控制模塊a (II)，組合邏輯電路模塊a (III)，脈沖分配器a (IV)，數(shù)據(jù)傳輸控制模塊a (V)，地址通道控制模塊a (VI)和讀寫仲裁電路模塊a (VD，實現(xiàn)所述雙端口 RAM存儲單元(I )的讀寫端口 A的控制功能；所述讀寫端口 B的控制電路包括命令寄存及地址暫存控制模塊b (珊)，組合邏輯電路模塊b (IX)，脈沖分配器b (X)，數(shù)據(jù)傳輸控制模塊b (XI)，地址通道控制模塊b (ΧΠ)和讀寫仲裁電路模塊b (XIII)，實現(xiàn)所述雙端口 RAM存儲單元(I )的讀寫端口 B的控制功能；所述雙端口 RAM存儲單元(I )與命令寄存及地址暫存控制模塊a (II )，數(shù)據(jù)傳輸控制模塊a (V)，地址通道控制模塊a (VI)，讀寫仲裁電路模塊a (VD，命令寄存及地址暫存控制模塊b (珊)，數(shù)據(jù)傳輸控制模塊b (XI)，地址通道控制模塊b (XD，讀寫仲裁電路模塊b(XIII)連接；所述命令寄存及地址暫存控制模塊a (II)還與組合邏輯電路模塊a (III)，脈沖分配器a (IV)，數(shù)據(jù)傳輸控制模塊a (V)，地址通道控制模塊a (VI)連接；所述組合邏輯電路模塊a (III)還與脈沖分配器a (IV)，數(shù)據(jù)傳輸控制模塊a (V)，地址通道控制模塊a (VI)連接；所述脈沖分配器a (IV)還與數(shù)據(jù)傳輸控制模塊a (V)，地址通道控制模塊a (VI)，讀寫仲裁電路模塊a (VD)連接；`所述數(shù)據(jù)傳輸控制模塊a (V)還與地址通道控制模塊a (VI)，讀寫仲裁電路模塊a (W)連接；所述地址通道控制模塊a (VI)還與讀寫仲裁電路模塊b (XIII)連接；所述讀寫仲裁電路模塊a (VD還與讀寫仲裁電路模塊b (XIII)，地址通道控制模塊b(XD)連接；所述命令寄存及地址暫存控制模塊a (II)在CS_1為“O”時，在系統(tǒng)WR_1信號的作用下，存儲指令代碼并譯碼，存儲間接尋址和基址+變址尋址存儲單元地址值、偏移量和直接尋址的地址值并予以輸出；如果還有第2個直接尋址的地址值，則在系統(tǒng)第二個WR_1信號的作用下，存儲第2個直接尋址的地址值并予以輸出；發(fā)出WR1_1或WR2_1脈沖信號作為脈沖分配器a(IV)工作的啟動脈沖信號；在執(zhí)行普通存儲器讀寫功能指令時，復(fù)位脈沖分配器a (IV);所述命令寄存及地址暫存控制模塊a (II)被復(fù)位時，所有命令輸出端為“I”;對于寫入數(shù)據(jù)的命令或雙端口 RAM存儲單元(I )中的兩個存儲單元之間的數(shù)據(jù)傳輸命令，當(dāng)該命令的命令參數(shù)寫入所述命令寄存及地址暫存控制模塊a (II)之后，CS_1由“O”一 “I”；所述組合邏輯電路模塊a (III)的輸入端與命令寄存及地址暫存控制模塊a (II)的11條命令輸出端連接，還與脈沖分配器a (IV)的脈沖輸出端連接；所述組合邏輯電路模塊a(III)的輸出端是這些輸入信號的邏輯組合，包括:與邏輯輸出和或邏輯輸出，所述與邏輯輸出有由與門XIV~與門XIX構(gòu)成的6個與門輸出端；所述或邏輯輸出有由或門XIII~或門X X XIV構(gòu)成的22個或門輸出端；所述脈沖分配器a (IV)作為內(nèi)部時序脈沖發(fā)生器，輸出脈沖①_1、脈沖②_1、脈沖③_1、脈沖④_1、脈沖⑤_1、脈沖⑥_1、脈沖⑦_(dá)1和脈沖⑧_1為組合邏輯電路模塊a(III)，數(shù)據(jù)傳輸控制模塊a (V)，地址通道控制模塊a (VI)提供時序脈沖信號；所述脈沖分配器a (IV)還向命令寄存及地址暫存控制模塊a (II)輸出復(fù)位信號；所述數(shù)據(jù)傳輸控制模塊a (V)在尋址功能控制_1信號、RD_1、WR_1、命令寄存及地址暫存控制模塊a (II)輸出的WR2_1信號，脈沖分配器a (IV)輸出的時序脈沖，以及組合邏輯電路模塊a (III)的與邏輯輸出值的作用下，實現(xiàn)雙端口 RAM存儲單元(I )的DB_11與DB_1總線的數(shù)據(jù)傳輸控制；并還在脈沖分配器a (IV)輸出的時序脈沖和組合邏輯電路模塊a (III)的或邏輯輸出值的作用下，按照所執(zhí)行的命令輸出RD_12和WR_12信號；所述地址通道控制模塊a (VI)在組合邏輯電路模塊a (III)的輸出邏輯值和脈沖分配器a (IV)輸出的時序脈沖的作用下，按照命令寄存及地址暫存控制模塊a (II)輸出的地址值和所執(zhí)行的指令和命令向雙端口 RAM存儲單元(I )的AB_11傳輸?shù)刂分?；所述讀寫仲裁電路模塊a (VD)根據(jù)主/從選擇信號，如果主/從選擇信號為“0”，讀寫端口 A為主控端口，讀寫端口 B為從控端口 ；則所述數(shù)據(jù)傳輸控制模塊a (V)輸出的輸出RD_12和WR_12信號傳輸?shù)剿鲭p端口 RAM存儲單元(I )的RD_11和WR_11信號輸入端；如果主/從選擇信號為“ I ”，則讀寫端口 A為從控端口，讀寫端口 B為主控端口 ；則所述數(shù)據(jù)傳輸控制模塊b輸出的RD_22和WR_22信號傳輸?shù)剿鲭p端口 RAM存儲單元的RD_21和WR_21信號輸入端；對于所述數(shù)據(jù)傳輸控制模塊a輸 出的RD_12信號，根據(jù)所述雙端口 RAM存儲單元的AB_11和AB_21的比較值是否相等，WR_21是否為“0”，仲裁RD_12信號是否可以傳輸?shù)絉D_11 ;如果主控端口 WR_21為“0”，AB_11和AB_21的值相等，所述讀寫仲裁電路模塊a封鎖RD_12信號，使得RD_11保持“ I ”狀態(tài)，此時如果RD_12信號為“0”，發(fā)出中斷信號；對于所述數(shù)據(jù)傳輸控制模塊a輸出的WR_12信號，根據(jù)所述雙端口 RAM存儲單元的AB_11和AB_21的比較值是否相等，WR_21或RD_21是否為“0”，仲裁WR_12信號是否可以傳輸?shù)絎R_11 ;如果主控端口 WR_21或RD_21為“0”，AB_11和AB_21的值相等，所述讀寫仲裁電路模塊a封鎖WR_12信號，使得WR_11保持“I”狀態(tài)，此時如果WR_12為“0”，發(fā)出中斷信號。
2.如權(quán)利要求1所述的一種尋址與存儲單元一體化雙端口存儲控制器，其特征在于:所述命令寄存及地址暫存控制模塊a (II)包括+1計數(shù)器(I)、命令寄存器I (2)、命令譯碼器I (3)、地址暫存器I (4)、地址暫存器II (5)、非門I (6)、非門II (7)和與門I (8);所述+1計數(shù)器(I)的復(fù)位輸入端和非門I (6)的輸出端連接，使能端與CS_1信號線連接，計數(shù)端與WR_1信號線連接，CS_1為“0”，復(fù)位輸入端為“1”，在WR_1脈沖信號作用下，+1計數(shù)器(I)進(jìn)行+1操作，第一個+1操作輸出WR1_1，其值從“I”一 “O”;第二個WR_1計數(shù)脈沖使得WR1_1 從 “O”一 “1”;WR2_1 從 “I”一 “O”；如果 CS_1 為 “1”，+1 計數(shù)器(I)被復(fù)位，WR1_1和WR2_1均為“I”狀態(tài)；+1計數(shù)器(I)的WR1_1脈沖輸出端與命令寄存器I (2)、地址暫存器I (4)的寫入信號輸入端和脈沖分配器a (IV)連接，WR2_1脈沖輸出端與地址暫存器II(5)的寫入信號輸入端、脈沖分配器a (IV)和數(shù)據(jù)傳輸控制模塊a (V)連接；所述命令寄存器I (2)的使能端與CS_1信號線連接；復(fù)位端與脈沖分配器a(IV)連接；數(shù)據(jù)輸入端與DB_1連接；所述命令寄存器I (2)的命令編碼(D31-D26)輸出端與命令譯碼器I (3)的命令信息輸入端連接；所述命令寄存器I (2)輸出的間接尋址存儲單元的RiJ(D25-D21WPRjJ (D20-D16)的地址值、偏移量sft_l (D15Itl)作為輸出地址信號與地址通道控制模塊a (VI)連接；當(dāng)命令寄存器I (2)被復(fù)位，命令編碼輸出端全部為“I”；所示命令譯碼器I (3)的命令輸出端與組合邏輯電路模塊a (III)連接；命令譯碼器I(3)輸出11條命令譯碼值，在執(zhí)行任何一條命令時，只有該條命令輸出端為“0”，其它命令輸出端為“I”;命令寄存器I (2)的命令編碼輸出端全部為“I”時，命令譯碼器I (3)所有的命令輸出端為“I”；所示地址暫存器I (4)的輸入端與AB_1連接，輸出端與地址通道控制模塊a (VI)連接;所示地址暫存器II (5)的輸入端與AB_1連接，輸出端與地址通道控制模塊a (VI)連接；非門I (6)的輸入端與CS_ 1信號線連接；非門II (7)的輸入端與脈沖分配器a (IV)連接；輸出端和與門I (8)的一個輸入端連接；與門I (8)的另一個輸入端與CS_1信號線連接；輸出端與雙端口 RAM存儲單元(I )的CS_11信號輸入端連接；當(dāng)CS_1信號為“0”，非門II (7)的輸入端為“I”或為“O”時，或系統(tǒng)CS_1信號為“ I”，非門II (7)的輸入端為“ I”時，雙端口 RAM存儲單元(I )的CS_11信號輸入端為“O”。
3.如權(quán)利要求1所述的一種尋址與存儲一體化雙端口存儲器，其特征在于:所述脈沖分配器a (IV)包括脈沖發(fā)生器I (9)、與門II (10)、或門I (11)、或門II (12)和與門111(13);所述脈沖發(fā)生器I (9)的復(fù)位輸入端和與門II (10)的輸出端連接；啟動脈沖信號輸入端和與門III(13)的輸出端連接；時鐘脈沖輸入端與系統(tǒng)時鐘線連接，脈沖⑨」輸出端和與門II (10)的一個輸入端連接；脈沖①_1、脈沖②_1、脈沖③_1、脈沖④_1、脈沖⑤_1、脈沖?_1、脈沖?_1、脈沖@_1輸出端與組合邏輯電路模塊a(III)連接；脈沖①_1、脈沖②_1、脈沖④_1輸出端還與地址通道控制模塊a (VI)連接；脈沖②_1輸出端還與數(shù)據(jù)傳輸控制模塊a (V)連接；與門II (10)的兩個輸入端分別與讀寫仲裁電路模塊a (W)和尋址功能控制_1連接，另外三個輸入端還分別和或門X X XII1、或門X X XIV、或門XIII連接；或門I (11)的兩個輸入端分別與WR1_1和與門XVn連接，輸出端和與門111(13)的一個輸入端連接；或門11(12)的兩個輸入端分別與11?2_1和與門XVI連接，輸出端和與門111(13)的一個輸入端連接；所述脈沖發(fā)生器I (9)的啟動信號輸入端由“I”變化為“0”，且復(fù)位輸入端為“I”時，啟動脈沖發(fā)生器I (9)的工作。
4.如權(quán)利要求1所述的一種尋址與存儲單元一體化雙端口存儲控制器，其特征在于:所述數(shù)據(jù)傳輸控制模塊a (V)包括數(shù)據(jù)暫存器三態(tài)門組a (14)、32位三態(tài)門組I a (15)、32 位三態(tài)門組II a(16)、或門 111(17)、或門IV(18)、或門乂(19)、或門/1(20)、或門￥11(21)、或門珊(22)、與門IV(23)、與門乂(24)和與門/1(25)；所述數(shù)據(jù)暫存器三態(tài)門組a (14)的數(shù)據(jù)輸入端與DB_1連接；數(shù)據(jù)寫入脈沖輸入端和或門111(17)的輸出端連接；輸出選通輸入端和或門V (19)的輸出端連接；數(shù)據(jù)輸出端與雙端口 RAM存儲單元(I )的DB_11端連接；32位三態(tài)門組I a (15)的數(shù)據(jù)輸入端與DB_1連接；輸出選通輸入端和或門VI (20)的輸出端連接；數(shù)據(jù)輸出端與雙端口 RAM存儲單元(I )的DB_11端連接；32位三態(tài)門組II a (16)的數(shù)據(jù)輸入端與雙端口 RAM存儲單元(I )的DB_11端連接；輸出選通輸入端和與門IV(23)的輸出端連接；數(shù)據(jù)輸出端與DB_1連接；或門111(17)的兩個輸入端分別與+1計數(shù)器(I)的WR2_1脈沖輸出端和與門XVII連接；或門IV(IS)的兩個輸入端分別和與門XVI1、與門XVI連接；輸出端和或門V (19)的一個輸入端連接；或門V (19)的另一個輸入端和與門X VD連接；或門VK20)的兩個輸入端分別與尋址功能控制_1和WR_1連接；輸出端還和與門V(24)的一個輸入端連接；或門VD(21)的兩個輸入端分別與尋址功能控制_1和系統(tǒng)RD_1線連接；輸出端和與門IV(23)的一個輸入端連接；或門VDK22)的三個輸入端分別 與RD_1、與門XIV和與門X VI連接；輸出端和與門IV(23)的一個輸入端連接；與門IV(23)的輸出端還和與門VK25)的一個輸入端連接；與門V (24)的另外四個輸入端還分別和或門XIX、或門X VD1、或門X VD和或門X VI連接；輸出端WR_12與讀寫仲裁電路模塊a (W)連接；與門VK25)的另外三個輸入端還分別和脈沖②_1、或門X V和或門XIV連接；輸出端RD_12與讀寫仲裁電路模塊a (W)連接。
5.如權(quán)利要求1所述的一種尋址與存儲單元一體化雙端口存儲控制器，其特征在于:所述地址通道控制模塊a (VI)包括5位二選一選擇器a (26)、32位三選一選擇器I a (27)、32位二選一選擇器I a (28)、地址運算器I a (29)、32位二選一選擇器II a (30)、地址輸出鎖存器I a (31)、地址輸出鎖存器II a (32)、地址輸出鎖存器III a (33)、32位四選一選擇器a (34)、與門VIK35)、與門珊(36)、與門IX(37)、與門父(38)和與門)(1(39)；所述5位二選一選擇器a (26)的RiJ地址輸入端與命令寄存器I (2)的RiJ地址輸出端連接；Rj_l地址輸入端與命令寄存器I (2)的RjJ地址輸出端連接；選通控制輸入端和或門X X連接；輸出端與32位二選一選擇器I a (28)的一個輸入端低5位連接；32位三選一選擇器I a (27)的一個輸入端與雙端口 RAM存儲單元(I )的DB_11端連接；一個輸入端與地址暫存器I (4)的地址值輸出端連接；一個輸入端與地址暫存器II (5)的地址值輸出端連接；一個選通端和與門VIK35)的輸出端連接；一個選通端和或門X XIII連接；輸出端與32位二選一選擇器I a (28)的一個輸入端連接；32位二選一選擇器I a (28)的一個輸入端的高27位與“O”連接；選通端和與門VDI(36)的輸出端連接；地址輸出端與地址運算器I a (29)的一個輸入端和32位二選一選擇器II a (30)的一個輸入端連接；地址運算器I a (29)的另一個偏移量sft_l輸入端與命令寄存器I (2)的sft_l輸出端連接；地址運算結(jié)果輸出端與32位二選一選擇器II a (30)的一個輸入端連接；32位二選一選擇器II a (30)的選通輸入端和與門IX(37)的輸出端連接；地址輸出端與地址輸出鎖存器I a (31)、地址輸出鎖存器II a (32)和地址輸出鎖存器III a (33)的地址輸入端連接；地址輸出鎖存器I a (31)的鎖存脈沖輸入端和與門X (38)的輸出端連接；輸出端與32位四選一選擇器a (34)的一個輸入端連接；地址輸出鎖存器II a (32)的鎖存脈沖輸入端與脈沖②_1連接；輸出端與32位四選一選擇器a (34)的一個輸入端連接；地址輸出鎖存器III a (33)的鎖存脈沖輸入端與脈沖④_1連接；輸出端與32位四選一選擇器a (34)的一個輸入端連接；32位四選一選擇器a (34)的一個輸入端還與AB_1連接；一個選通端與尋址功能控制_1連接；一個選通端和與門XI (39)的輸出端連接；一個選通端和或門X ΧΧΠ的輸出端連接；輸出端與雙端口 RAM存儲單元(I )的AB_11輸入端、讀寫仲裁電路模塊b( XIII)連接；與門VIK35)的兩個輸入端分別和或門X XX1、或門ΧΧΠ連接；與門珊(36)的兩個輸入端分別和或門X XIV、或門X X V連接；與門ΙΧ(37)的兩個輸入端分 別和或門X XV1、或門XXVD連接；與門X (38)的三個輸入端分別與脈沖①_1、或門X XVDI和或門X XIX連接；與門XI(39)的三個輸入端分別和與門X V、或門X X X和或門X XXI連接。
6.如權(quán)利要求1所述的一種尋址與存儲單元一體化雙端口存儲控制器，其特征在于:所述讀寫仲裁電路模塊a (VD)包括地址比較器(40)、與門ΧΠ(41)、或非門I (42)、或非門II(43)、或門IX(44)、或門 X (45)、非門 111(46)、非門IV(47)、或門XI(48)、或門ΧΠ(49)和與門 ΧΙΙΚ50)；所述地址比較器(40)的兩個地址輸入端分別與地址通道控制模塊a (VI)的AB_11輸出端和地址通道控制模塊b (XD)的AB_21輸出端連接，使能端與系統(tǒng)主/從選擇線連接，輸出端和或非門I (42)的一個輸入端，或非門II (43)的一個輸入端連接；與門ΧΠ(41)的兩個輸入端分別與讀寫仲裁電路模塊b (XIII)的WR_21和RD_21的輸出端連接，輸出端和或非門I (42)的一個輸入端連接；或非門I (42)的輸出端和或門IX (44)的一個輸入端，非門IV (47)的輸入端連接；或非門II (43)的另一個輸入端與讀寫仲裁電路模塊b (XIII)的WR_21輸出端連接，輸出端和或門X (45)的一個輸入端，非門111(46)的輸入端連接；或門IX (44)的另一個輸入端與數(shù)據(jù)傳輸控制模塊a (V)的WR_12輸出端連接,輸出端與雙端口 RAM存儲單元(I )的WR_11輸入端連接；或門X (45)的另一個輸入端與數(shù)據(jù)傳輸控制模塊a (V)的RD_12輸出端連接,輸出端與雙端口 RAM存儲單元(I )的RD_11輸入端連接；非門111(46)的輸出端和或門XK48)的一個輸入端連接；非門IV(47)的輸出端和或門ΧΠ(49)的一個輸入端連接；或門XI (48)的另一個輸入端與數(shù)據(jù)傳輸控制模塊a (V)的RD_12輸出端連接,輸出端和與門XIIK50)的一個輸入端連接；或門ΧΠ(49)的另一個輸入端與數(shù)據(jù)傳輸控制模塊a (V)的WR_12輸出端連接,輸出端和與門XIIK50)的一個輸入端連接；與門XIIK50)的輸出端與脈沖分配器a (IV)的與門II (10)的一個輸入端連接，并輸出中斷信號_1。`
【文檔編號】G06F13/16GK203386204SQ201320409291
【公開日】2014年1月8日 申請日期:2013年7月10日 優(yōu)先權(quán)日:2013年7月10日
【發(fā)明者】蔡啟仲, 潘紹明, 李克儉, 孫培燕, 黃仕林, 李剛, 陸偉男 申請人:廣西科技大學(xué)