一種優(yōu)化寄存器控制信號(hào)的集成電路的制作方法
【專利摘要】本實(shí)用新型涉及一種優(yōu)化寄存器控制信號(hào)的集成電路，其中，所述集成電路包括：邏輯單元，包括多個(gè)寄存器，用作邏輯運(yùn)算的組合邏輯電路，將原屬于多個(gè)寄存器中的一個(gè)寄存器的控制信號(hào)映射到該寄存器的輸入端，使含不同控制信號(hào)的寄存器布局在同一邏輯單元里。本實(shí)用新型可使擁有較多獨(dú)立控制信號(hào)的寄存器布局在同一個(gè)PLB中，降低獨(dú)立的控制信號(hào)的數(shù)量，提高布線的成功率。
【專利說(shuō)明】一種優(yōu)化寄存器控制信號(hào)的集成電路
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及FPGA，具體涉及到FPGA硬件架構(gòu)中的一種集成電路。
【背景技術(shù)】
[0002]在許多FPGA (Field — Programmable Gate Array,即現(xiàn)場(chǎng)可編程門陣列)的硬件架構(gòu)中，通常會(huì)將一個(gè)PLB (Programmable Logic Block,即可編程邏輯模塊)中的一組寄存器共享相同的控制信號(hào)(使能/復(fù)位/置位)，因此在布局布線時(shí)，必須擁有相同的控制信號(hào)的寄存器才能放在同一個(gè)PLB當(dāng)中，對(duì)于擁有較多獨(dú)立控制信號(hào)的寄存器的大型設(shè)計(jì)而言，布局時(shí)必須將其分散到不同的PLB當(dāng)中，從而使布局的結(jié)果相當(dāng)松散，進(jìn)而會(huì)增加布線時(shí)的復(fù)雜度，降低布線的成功率。甚至于對(duì)于獨(dú)立的控制信號(hào)過(guò)多的設(shè)計(jì)而言，在布局階段就會(huì)失敗。
[0003]設(shè)計(jì)一種在邏輯綜合階段減少獨(dú)立的控制信號(hào)的數(shù)量來(lái)提升布局布線成功率的集成電路，以消除該寄存器原先的使能/同步置位/同步復(fù)位信號(hào)，降低獨(dú)立的控制信號(hào)的數(shù)量，是亟待解決的問(wèn)題。
實(shí)用新型內(nèi)容
[0004]本實(shí)用新型的目的是提供一種在邏輯綜合階段減少獨(dú)立的控制信號(hào)的數(shù)量來(lái)提升布局布線成功率的集成電路，以解決在大型設(shè)計(jì)下，擁有較多獨(dú)立控制信號(hào)的寄存器在布局時(shí)控制信號(hào)分散，布局結(jié)果松散，復(fù)雜性較大的問(wèn)題。
[0005]為實(shí)現(xiàn)上述目的，本實(shí)用新型提供了一種優(yōu)化寄存器控制信號(hào)的集成電路，通過(guò)添加一部分組合邏輯的方式來(lái)消除該寄存器原先的使能/同步置位/同步復(fù)位信號(hào)，從而達(dá)到降低獨(dú)立的控制信號(hào)的數(shù)量的目的。
[0006]本實(shí)用新型提供了一種優(yōu)化寄存器控制信號(hào)的集成電路，包括:LE，包括多個(gè)寄存器，用作邏輯運(yùn)算的組合邏輯電路，將原屬于多個(gè)寄存器中的一個(gè)寄存器的控制信號(hào)映射到該寄存器的輸入端。
[0007]本實(shí)用新型解決了現(xiàn)有技術(shù)下?lián)碛休^多獨(dú)立控制信號(hào)的寄存器的大型設(shè)計(jì)布局結(jié)果松散、復(fù)雜度較高的問(wèn)題，使用了較少的通用器件，實(shí)現(xiàn)了寄存器控制信號(hào)的優(yōu)化，提高了布局布線的成功率。
【專利附圖】

【附圖說(shuō)明】
[0008]圖1為本實(shí)用新型中優(yōu)化寄存器控制信號(hào)的工藝映射方法流程圖；
[0009]圖2為本實(shí)用新型實(shí)施例1中一個(gè)LE中寄存器共享使能信號(hào)示意圖；
[0010]圖3a_b為本實(shí)用新型實(shí)施例1中含使能信號(hào)的寄存器控制信號(hào)的優(yōu)化方案示意圖；
[0011]圖4為本實(shí)用新型實(shí)施例2中含同步復(fù)位信號(hào)的寄存器控制信號(hào)的優(yōu)化方案示意圖；[0012]圖5為本實(shí)用新型實(shí)施例3中含同步置位信號(hào)寄存器控制信號(hào)的優(yōu)化方案示意圖；
[0013]圖6為本實(shí)用新型實(shí)施例4中含使能信號(hào)和同步復(fù)位信號(hào)寄存器控制信號(hào)的優(yōu)化方案示意圖；
[0014]圖7為本實(shí)用新型實(shí)施例5中含使能信號(hào)和同步置位信號(hào)寄存器控制信號(hào)的優(yōu)化方案示意圖；
[0015]圖8為本實(shí)用新型實(shí)施例6中含使能信號(hào)、同步復(fù)位信號(hào)和同步置位信號(hào)寄存器控制信號(hào)的優(yōu)化方案示意圖。
【具體實(shí)施方式】
[0016]圖1是本實(shí)用新型中一種優(yōu)化寄存器控制信號(hào)的工藝映射方法流程圖。該方法包括以下步驟:
[0017]在步驟100，對(duì)用戶設(shè)計(jì)進(jìn)行寄存器傳輸級(jí)綜合，得到寄存器的門級(jí)網(wǎng)表。RTL(Register-transfer Level),即寄存器傳輸級(jí),RTL模型寫法中的語(yǔ)句與實(shí)際寄存器的結(jié)構(gòu)模型之間存在直接映射關(guān)系，寄存器傳輸級(jí)綜合就是把RTL寫法映射到具體的器件上，實(shí)現(xiàn)等價(jià)的功能；門級(jí)網(wǎng)表是在具體的工藝下(比如smic0.13um logic G)下具體器件(t匕如標(biāo)準(zhǔn)單元)來(lái)實(shí)現(xiàn)RTL的功能。例如，在RTL中，Y=A+C ;那么在門級(jí)網(wǎng)表中就會(huì)變成:smic0.13um logic G下有一個(gè)標(biāo)準(zhǔn)單元0R2X2，其輸入為A，C，其輸出為Y。
[0018]在步驟101，對(duì)寄存器的控制信號(hào)源進(jìn)行匯總，統(tǒng)計(jì)對(duì)應(yīng)的線網(wǎng)扇出，當(dāng)扇出小于一定的數(shù)值(比如100)時(shí)，說(shuō)明寄存器中獨(dú)立的控制信號(hào)的數(shù)量過(guò)多，需要對(duì)寄存器的控制信號(hào)進(jìn)行優(yōu)化。
[0019]需要說(shuō)明的是，這個(gè)一定的數(shù)值會(huì)因不同的芯片架構(gòu)而有所不同，即使在相同的芯片架構(gòu)下，根據(jù)不同的布局布線算法或者不同的用戶設(shè)計(jì)，其合理的取值也是不確定的，通常是針對(duì)某個(gè)特定架構(gòu)的芯片根據(jù)布局布線的歷史經(jīng)驗(yàn)給出一個(gè)大致的數(shù)值作為參考。
[0020]在步驟110，把至少一個(gè)寄存器的控制信號(hào)通過(guò)組合邏輯映射到寄存器的輸入端，使含不同控制信號(hào)的寄存器布局在同一 LE里。
[0021]其中，所述控制信號(hào)包括使能信號(hào)、同步復(fù)位信號(hào)和同步置位信號(hào)，且該控制信號(hào)高電平有效。
[0022]在步驟111，將所述組合邏輯映射在LE的查找表LUT里。
[0023]下面結(jié)合圖2對(duì)圖1的具體實(shí)施步驟做進(jìn)一步的說(shuō)明。
[0024]在FPGA (現(xiàn)場(chǎng)可編程門陣列)中一個(gè)基本邏輯塊PLB (可編程邏輯模塊)下，包括一個(gè)LE (Logic Element,即邏輯單兀)和Xbar,其中，一個(gè)LE又包括4個(gè)LP (LogicParcel，即邏輯包)。在一個(gè)實(shí)施例中，組合邏輯包括多路選擇器，在具體的LP中，組合邏輯位于Muxes (multiplexer,即多路復(fù)用器)單兀，其又和3個(gè)4輸入LUT (Look-Up Table,查找表)即LUT0,LUT40和LUT41連接，LUT可以實(shí)現(xiàn)和邏輯電路相同的功能，每個(gè)LUT相當(dāng)于有4條線地址的RAM，當(dāng)用戶通過(guò)原理圖或者HDL語(yǔ)言描述一個(gè)邏輯電路后，F(xiàn)PGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把真值表(結(jié)果)事先寫入RAM中，這樣每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容并輸出即可。在圖2中，LE中的全部8個(gè)寄存器共享同一個(gè)使能信號(hào)。[0025]下面結(jié)合圖3-圖8，對(duì)優(yōu)化寄存器控制信號(hào)的具體實(shí)施方法做具體的描述。圖3a-b是本實(shí)用新型實(shí)施例1中含使能信號(hào)的寄存器控制信號(hào)的優(yōu)化方案示意圖。
[0026]其中，位于LEl中的寄存器I中含有使能信號(hào)Enl，位于LE2中的寄存器2含有使能信號(hào)En2，它們的時(shí)鐘信號(hào)相同，使能信號(hào)不同，組合邏輯包括多路選擇器，給寄存器中添加多路選擇器。其中，將使能信號(hào)連接到多路選擇器的數(shù)據(jù)選擇端，，將數(shù)據(jù)輸入信號(hào)連接至多路選擇器的輸入端，寄存器的輸出端連接至多路選擇器的又一輸入端，當(dāng)使能信號(hào)無(wú)效時(shí)，寄存器可以保持原來(lái)的狀態(tài)；多路選擇器的輸出端連接至寄存器的輸入端，位于不同的LE中的含有使能信號(hào)的寄存器,通過(guò)添加多路選擇器的方式可以布局在同一個(gè)LE中。
[0027]圖4是本實(shí)用新型實(shí)施例2中含有同步復(fù)位信號(hào)的寄存器控制信號(hào)的優(yōu)化方案示意圖。
[0028]其中，寄存器中的控制信號(hào)包括同步復(fù)位信號(hào)Rstl和Rst2，組合邏輯包括與門和非門，將同步復(fù)位信號(hào)取反(可以是連接非門)后，和數(shù)據(jù)輸入信號(hào)一起連接至與門的輸入端，將與門的輸出端連接至寄存器的輸入端，位于不同的LE中的含有同步復(fù)位信號(hào)的寄存器，通過(guò)添加非門和與門的方式可以布局在同一個(gè)LE中。
[0029]圖5是本實(shí)用新型實(shí)施例3中含有同步置位信號(hào)的寄存器控制信號(hào)的優(yōu)化方案示意圖。
[0030]其中，寄存器中的控制信號(hào)為同步置位信號(hào)Setl和Set2，組合邏輯包括或門，將同步置位信號(hào)和數(shù)據(jù)輸入信號(hào)連接至或門的輸入端，將或門的輸出端連接至寄存器的輸入端，位于不同的LE中的含有同步置位信號(hào)的寄存器，通過(guò)添加非門和與門的方式可以布局在同一個(gè)LE中。
[0031]圖6是本實(shí)用新型實(shí)施例4中含有使能信號(hào)En和同步復(fù)位信號(hào)的寄存器控制信號(hào)的優(yōu)化方案示意圖。其中，寄存器中的控制信號(hào)為使能信號(hào)En和同步復(fù)位信號(hào)Rst，組合邏輯包括多路選擇器、與門和非門，將使能信號(hào)連接至多路選擇器的數(shù)據(jù)選擇端，將數(shù)據(jù)輸入信號(hào)連接至多路選擇器的輸入端，將多路選擇器的又一輸入端連接至寄存器的輸出端，將同步復(fù)位信號(hào)經(jīng)非門后連接至與門的第一輸入端，多路選擇器的輸出端連接至與門的第二輸入端，將與門的輸出端連接至寄存器的輸入端。位于不同的LE中的含有使能信號(hào)En和同步復(fù)位信號(hào)Rst的寄存器，通過(guò)添加多路選擇器、與門和非門的方式可以布局在同一個(gè)LE中。
[0032]圖7是本實(shí)用新型實(shí)施例5中含有使能信號(hào)和同步置位信號(hào)的寄存器控制信號(hào)的優(yōu)化方案示意圖。其中，寄存器的控制信號(hào)為使能信號(hào)En和同步置位信號(hào)Set，組合邏輯包括多路選擇器和或門，將使能信號(hào)連接至多路選擇器的數(shù)據(jù)選擇端，將多路選擇器的又一輸入端連接至寄存器的輸出端，將同步置位信號(hào)連接至或門的第一輸入端，多路選擇器的輸出端連接至或門的第二輸入端，將或門的輸出端連接至寄存器的輸入端。位于不同的LE中的含有使能信號(hào)和同步置位信號(hào)的寄存器，通過(guò)添加多路選擇器和或門的方式可以布局在同一個(gè)LE中。
[0033]圖8是本實(shí)用新型實(shí)施例6中含有使能信號(hào)、同步復(fù)位信號(hào)和同步置位信號(hào)的寄存器控制信號(hào)的優(yōu)化方案示意圖。其中，寄存器的控制信號(hào)為使能信號(hào)En、同步復(fù)位信號(hào)Rst和同步置位信號(hào)Set，組合邏輯包括多路選擇器、非門、與門和或門，將使能信號(hào)連接到多路選擇器的數(shù)據(jù)選擇端，數(shù)據(jù)輸入信號(hào)連接至多路選擇器的數(shù)據(jù)輸入端，將多路選擇器的又一輸入端連接至寄存器的輸出端，將同步置位信號(hào)連接至或門的第一輸入端，多路選擇器的輸出端連接至或門的第二輸入端，將同步復(fù)位信號(hào)經(jīng)非門后連接至與門的第一輸入端，將或門的輸出端連接至與門的第二輸入端，與門的輸出端連接至寄存器的輸入端。位于不同的LE中的含有使能信號(hào)、同步復(fù)位信號(hào)和同步置位信號(hào)的寄存器，通過(guò)添加多路選擇器、非門、與門和或門的方式可以布局在同一個(gè)LE中。
[0034]需要說(shuō)明的是，在FPGA芯片中，可以通過(guò)芯片上已有的查找表資源來(lái)實(shí)現(xiàn)所添加的組合邏輯的功能。
[0035]最后所應(yīng)說(shuō)明的是，以上實(shí)施例僅用以說(shuō)明本實(shí)用新型的技術(shù)方案而非限制，盡管參照較佳實(shí)施例對(duì)本實(shí)用新型進(jìn)行了詳細(xì)說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對(duì)本實(shí)用新型的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本實(shí)用新型技術(shù)方案的精神和范圍。
【權(quán)利要求】
1.一種優(yōu)化寄存器控制信號(hào)的集成電路，包括:邏輯單元，包括多個(gè)寄存器，用作邏輯運(yùn)算的組合邏輯電路，將原屬于多個(gè)寄存器中的一個(gè)寄存器的控制信號(hào)映射到該寄存器的輸入端，使含不同控制信號(hào)的寄存器布局在同一邏輯單元里。
2.如權(quán)利要求1所述的一種優(yōu)化寄存器控制信號(hào)的集成電路，其特征在于，所述控制信號(hào)是使能信號(hào)，所述組合邏輯包括多路選擇器；使能信號(hào)耦合至多路選擇器的數(shù)據(jù)選擇端，多路選擇器的又一輸入端連接至寄存器的輸出端，多路選擇器的輸出端連接至寄存器的輸入端。
3.如權(quán)利要求1所述的一種優(yōu)化寄存器控制信號(hào)的集成電路，其特征在于，所述控制信號(hào)是同步復(fù)位信號(hào)，所述組合邏輯包括與門、非門，同步復(fù)位信號(hào)經(jīng)非門后與數(shù)據(jù)輸入信號(hào)連接至與門的輸入端，將與門的輸出端連接至寄存器的輸入端。
4.如權(quán)利要求1所述的一種優(yōu)化寄存器控制信號(hào)的集成電路，其特征在于，所述控制信號(hào)是同步置位信號(hào)，所述組合邏輯包括或門；將同步置位信號(hào)和數(shù)據(jù)輸入信號(hào)連接至或門的輸入端，將或門連接至寄存器的輸入端。
5.如權(quán)利要求1所述的一種優(yōu)化寄存器控制信號(hào)的集成電路，其特征在于，所述控制信號(hào)是使能信號(hào)和同步復(fù)位信號(hào)，所述組合邏輯包括多路選擇器、非門和與門；將使能信號(hào)耦合至多路選擇器的數(shù)據(jù)選擇端，將多路選擇器的又一輸入端連接至寄存器的輸出端，將同步復(fù)位信號(hào)經(jīng)非門后連接至與門的第一輸入端，多路選擇器的輸出端連接至與門的第二輸入端，將與門的輸出端連接至寄存器的輸入端。
6.如權(quán)利要求1所述的一種優(yōu)化寄存器控制信號(hào)的集成電路，其特征在于，所述控制信號(hào)是使能信號(hào)和同步置位信號(hào)，所述組合邏輯包括多路選擇器和或門；將使能信號(hào)耦合至多路選擇器的數(shù)據(jù)選擇端，將多路選擇器的又一輸入端連接至寄存器的輸出端，將同步置位信號(hào)連接至或門的第一輸入端，多路選擇器的輸出端連接至或門的第二輸入端，將或門的輸出端連接至寄存器的輸入端。
7.如權(quán)利要求1所述的一種優(yōu)化寄存器控制信號(hào)的集成電路，其特征在于，所述控制信號(hào)是使能信號(hào)、同步復(fù)位信號(hào)和同步置位信號(hào)，所述組合邏輯包括多路選擇器、或門、非門和與門；將使能信號(hào)耦合至多路選擇器的輸入端，將多路選擇器的又一輸入端連接至寄存器的輸出端，將同步置位信號(hào)連接至或門的第一輸入端，多路選擇器的輸出端連接至或門的第二輸入端，將同步復(fù)位信號(hào)經(jīng)非門后連接至與門的第一輸入端，將或門的輸出端連接至與門的第二輸入端，與門的輸出端連接至寄存器的輸入端。
【文檔編號(hào)】G06F17/50GK203520396SQ201320514529
【公開日】2014年4月2日 申請(qǐng)日期:2013年8月22日 優(yōu)先權(quán)日:2013年8月22日
【發(fā)明者】耿嘉, 樊平, 劉明 申請(qǐng)人:京微雅格（北京）科技有限公司