一種異步緩存器和集成電路的制作方法
【專利摘要】本實(shí)用新型公開(kāi)了一種異步緩存器，該異步緩存器為第一異步緩存器，所述第一異步緩存器的深度為小于第二異步緩存器的深度的任意偶數(shù)個(gè)地址塊，所述任意偶數(shù)個(gè)地址塊的編碼為第二異步緩存器中間部分地址塊的編碼和虛擬地址塊的編碼；所述第一異步緩存器還包括：在讀寫(xiě)數(shù)據(jù)過(guò)程中，按照讀或?qū)懼羔樦甘镜牡刂穳K的編碼確定第一異步緩存器的狀態(tài)的狀態(tài)指示器；本實(shí)用新型同時(shí)還公開(kāi)了一種及集成電路，通過(guò)本實(shí)用新型的方案，能夠使異步緩存器的深度更加符合需求，避免使用大深度異步緩存器時(shí)，浪費(fèi)較多尋址空間，并且結(jié)構(gòu)簡(jiǎn)單，易于電路實(shí)現(xiàn)，盡可能的減小了異步緩存器的尺寸，更加利于使用異步緩存器的設(shè)備的小型化。
【專利說(shuō)明】一種異步緩存器和集成電路
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及緩存技術(shù)，尤其涉及一種異步緩存器和集成電路。
【背景技術(shù)】
[0002]FIFO (First Input First Output)緩存器是一種先進(jìn)先出的數(shù)據(jù)緩存器,先進(jìn)入的數(shù)據(jù)先從FIFO緩存器中讀出，與RAM相比沒(méi)有外部讀寫(xiě)地址線，使用比較簡(jiǎn)單，但只能順序?qū)懭霐?shù)據(jù)，順序的讀出數(shù)據(jù)，不能像普通存儲(chǔ)器那樣可以由地址線決定讀取或?qū)懭肽硞€(gè)指定的地址。
[0003]FIFO緩存器一般用于不同時(shí)鐘域之間的數(shù)據(jù)傳輸，比如FIFO的一端是AD數(shù)據(jù)采集，另一端為PCI總線，那么在兩個(gè)不同的時(shí)鐘域間就可以采用FIFO來(lái)作為數(shù)據(jù)緩沖。另外對(duì)于不同寬度的數(shù)據(jù)接口也可以使用FIFO緩存器，例如單片機(jī)位8位數(shù)據(jù)輸出，而DSP可能是16位數(shù)據(jù)輸入，在單片機(jī)與DSP連接時(shí)就可以使用FIFO緩存器來(lái)達(dá)到數(shù)據(jù)匹配的目的。
[0004]根據(jù)FIFO工作時(shí)鐘域，可以將FIFO緩存器分為同步FIFO緩存器和異步FIFO緩存器。同步FIFO緩存器是指讀時(shí)鐘和寫(xiě)時(shí)鐘為同一個(gè)時(shí)鐘，在時(shí)鐘沿來(lái)臨時(shí)同時(shí)發(fā)生讀寫(xiě)操作；異步FIFO緩存器是指讀寫(xiě)時(shí)鐘不一致，讀寫(xiě)時(shí)鐘是互相獨(dú)立的。
[0005]對(duì)于異步FIFO緩存器，目前一般多將FIFO緩存器的深度設(shè)計(jì)成2~N個(gè)地址塊，其中，N為FIFO緩存器的寬度，但實(shí)際應(yīng)用中可能需要的FIFO緩存器的深度往往比2~N小很多，例如:需要的FIFO緩存器的深度為100，但必須使用深度為2~7=128的FIFO緩存器。這樣，會(huì)浪費(fèi)FIFO緩存器的尋址空間，也會(huì)增加FIFO緩存器的占用空間，不利于使用FIFO緩存器的設(shè)備的小型化。
實(shí)用新型內(nèi)容
[0006]為解決現(xiàn)有技術(shù)中的問(wèn)題，本實(shí)用新型提供一種異步緩存器和集成電路。
[0007]本實(shí)用新型的技術(shù)方案是這樣實(shí)現(xiàn)的:
[0008]本實(shí)用新型提供的一種第一異步緩存器，該第一異步緩存器的深度為小于第二異步緩存器的深度的任意偶數(shù)個(gè)地址塊，所述任意偶數(shù)個(gè)地址塊的編碼為第二異步緩存器中間部分地址塊的編碼和虛擬地址塊的編碼；所述第一異步緩存器還包括:
[0009]在讀寫(xiě)數(shù)據(jù)過(guò)程中，按照讀或?qū)懼羔樦甘镜牡刂穳K的編碼確定第一異步緩存器的狀態(tài)的狀態(tài)指示器。
[0010]本實(shí)用新型還提供一種集成電路，該集成電路包括第一異步緩存器，該第一異步緩存器的深度為小于第二異步緩存器的深度的任意偶數(shù)個(gè)地址塊，所述任意偶數(shù)個(gè)地址塊的編碼為第二異步緩存器中間部分地址塊的編碼和虛擬地址塊的編碼；所述第一異步緩存器還包括:
[0011]在讀寫(xiě)數(shù)據(jù)過(guò)程中，按照讀或?qū)懼羔樦甘镜牡刂穳K的編碼確定第一異步緩存器的狀態(tài)的狀態(tài)指示器。[0012]本實(shí)用新型實(shí)施例提供一種異步緩存器和集成電路，該異步緩存器為第一異步緩存器，所述第一異步緩存器的深度為小于第二異步緩存器的深度的任意偶數(shù)個(gè)地址塊，所述任意偶數(shù)個(gè)地址塊的編碼為第二異步緩存器中間部分地址塊的編碼和虛擬地址塊的編碼；所述第一異步緩存器還包括:在讀寫(xiě)數(shù)據(jù)過(guò)程中，按照讀或?qū)懼羔樦甘镜牡刂穳K的編碼確定第一異步緩存器的狀態(tài)的狀態(tài)指示器；如此，能夠使異步緩存器的深度更加符合需求，避免使用大深度異步緩存器時(shí)浪費(fèi)較多尋址空間，并且結(jié)構(gòu)簡(jiǎn)單，易于電路實(shí)現(xiàn)，盡可能的減小了異步緩存器的尺寸，更加利于使用異步緩存器的設(shè)備的小型化。
【專利附圖】

【附圖說(shuō)明】
[0013]圖1為本實(shí)用新型實(shí)施例提供的異步緩存方法的流程示意圖；
[0014]圖2為本實(shí)用新型實(shí)施例提供的第一異步緩存器的結(jié)構(gòu)示意圖；
[0015]圖3為本實(shí)用新型實(shí)施例提供的驅(qū)動(dòng)芯片的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0016]本實(shí)用新型實(shí)施例中，按照第二異步緩存器中間部分地址塊的編碼和虛擬地址塊的編碼對(duì)第一異步緩存器的地址塊進(jìn)行編碼，所述第一異步緩存器的深度為小于第二異步緩存器的深度的任意偶數(shù)個(gè)地址塊，所述第一異步緩存器在讀寫(xiě)數(shù)據(jù)過(guò)程中，按照讀或?qū)懼羔樦甘镜牡刂穳K的編碼確定自身的狀態(tài)。
[0017]本實(shí)用新型實(shí)施例所述的第一異步緩存器、第二異步緩存器均可以是FIFO緩存器。
[0018]下面通過(guò)附圖及具體實(shí)施例對(duì)本實(shí)用新型做進(jìn)一步的詳細(xì)說(shuō)明。
[0019]本實(shí)用新型實(shí)施`例實(shí)現(xiàn)的異步緩存方法，如圖1所示，該方法包括以下幾個(gè)步驟:
[0020]步驟101:按照第二異步緩存器中間部分地址塊的編碼和虛擬地址塊的編碼對(duì)第一異步緩存器的地址塊進(jìn)行編碼，所述第一異步緩存器的深度為小于第二異步緩存器的深度的任意偶數(shù)個(gè)地址塊；
[0021]具體的，第一異步緩存器的深度為M個(gè)地址塊，第二異步緩存器的深度為2~N個(gè)地址塊，所述M為小于2~N的任意偶數(shù)，所述N為第一異步緩存器和第二異步緩存器的尋址編碼指針的寬度，將第二異步緩存器中編號(hào)為(2~N-M) / 2~~2~N-1-(2~N-M) / 2的地址塊對(duì)應(yīng)的類格雷編碼對(duì)應(yīng)配置給所述第一異步緩存器的M個(gè)地址塊，并將虛擬的編號(hào)為2~N+(2~N-M) / 2~~2*2~N-1-(2~N-M) / 2的地址塊對(duì)應(yīng)的類格雷編碼對(duì)應(yīng)配置給所述第一異步緩存器的M個(gè)地址塊。這里，所述類格雷編碼為N+1位，根據(jù)編號(hào)為(2~N-M) / 2~~2~N-1-(2~N-M) / 2的地址塊和虛擬的編號(hào)為2~N+(2~N_M) / 2~~2*2~N-1-(2~N-M) / 2的地址塊對(duì)應(yīng)的的二進(jìn)制編碼轉(zhuǎn)換獲得，具體可以是:
【權(quán)利要求】
1.一種第一異步緩存器，其特征在于，該第一異步緩存器的深度為小于第二異步緩存器的深度的任意偶數(shù)個(gè)地址塊，所述任意偶數(shù)個(gè)地址塊的編碼為第二異步緩存器中間部分地址塊的編碼和虛擬地址塊的編碼；所述第一異步緩存器還包括: 在讀寫(xiě)數(shù)據(jù)過(guò)程中，按照讀或?qū)懼羔樦甘镜牡刂穳K的編碼確定第一異步緩存器的狀態(tài)的狀態(tài)指示器。
2.根據(jù)權(quán)利要求1所述的第一異步緩存器，其特征在于，所述第二異步緩存器中間部分地址塊的編碼為編號(hào)為(2~N-M) / 2~~2~N-1-(2~N-M) / 2的地址塊對(duì)應(yīng)的類格雷編碼； 所述虛擬地址塊的編碼為虛擬的編號(hào)為2~N+(2~N-M) / 2~~2*2~N-1-(2~N-M) / 2的地址塊對(duì)應(yīng)的類格雷編碼； 其中，所述M為第一異步緩存器的深度，所述N為第一異步緩存器和第二異步緩存器的尋址編碼指針的寬度，所述M為小于2~N的任意偶數(shù)。
3.根據(jù)權(quán)利要求2所述的第一異步緩存器，其特征在于，所述讀或?qū)懼羔樀闹甘痉秶鸀榈诙惒骄彺嫫髦芯幪?hào)為(2~N-M) / 2~~2~N-1-(2~N-M) / 2地址塊和虛擬的2~N+(2~N-M) / 2~~2*2~N-1-(2~N-M) / 2地址塊對(duì)應(yīng)的類格雷編碼。
4.根據(jù)權(quán)利要求3所述的第一異步緩存器，其特征在于，所述讀或?qū)懼羔槥橹甘镜?~N-1-(2~N-M) / 2地址塊對(duì)應(yīng)的類格雷編碼時(shí)，在下一次讀或?qū)懞筇D(zhuǎn)指示虛擬的2~N+(2~N-M) / 2地址塊對(duì)應(yīng)的類格雷編碼的讀或?qū)懼羔槨?br> 5.根據(jù)權(quán)利要求4所述的第一異步緩存器，其特征在于，所述狀態(tài)指示器為當(dāng)讀指針指示的地址塊的類格雷編碼與寫(xiě)指針指示的地址塊的類格雷編碼相同時(shí)，指示第一異步緩存器為空，當(dāng)讀指針與寫(xiě)指針指示的地址塊的類格雷編碼的前兩位相反、其他位相同時(shí)，指示第一異步緩存器為滿的狀態(tài)指`示器。
6.一種集成電路，其特征在于，該集成電路包括第一異步緩存器，該第一異步緩存器的深度為小于第二異步緩存器的深度的任意偶數(shù)個(gè)地址塊，所述任意偶數(shù)個(gè)地址塊的編碼為第二異步緩存器中間部分地址塊的編碼和虛擬地址塊的編碼；所述第一異步緩存器還包括: 在讀寫(xiě)數(shù)據(jù)過(guò)程中，按照讀或?qū)懼羔樦甘镜牡刂穳K的編碼確定第一異步緩存器的狀態(tài)的狀態(tài)指示器。
7.根據(jù)權(quán)利要求6所述的集成電路，其特征在于，所述第二異步緩存器中間部分地址塊的編碼為編號(hào)為(2~N-M) / 2~~2~N-1-(2~N-M) / 2的地址塊對(duì)應(yīng)的類格雷編碼； 所述虛擬地址塊的編碼為虛擬的編號(hào)為2~N+(2~N-M) / 2~~2*2~N-1-(2~N-M) / 2的地址塊對(duì)應(yīng)的類格雷編碼； 其中，所述M為第一異步緩存器的深度，所述N為第一異步緩存器和第二異步緩存器的尋址編碼指針的寬度，所述M為小于2~N的任意偶數(shù)。
8.根據(jù)權(quán)利要求7所述的集成電路，其特征在于，所述讀或?qū)懼羔樀闹甘痉秶鸀榈诙惒骄彺嫫髦芯幪?hào)為(2~N-M) / 2~~2~N-1-(2~N-M) / 2地址塊和虛擬的2~N+(2~N-M) / 2~~2*2~N-1-(2~N-M) / 2地址塊對(duì)應(yīng)的類格雷編碼。
9.根據(jù)權(quán)利要求8所述的集成電路，其特征在于，所述讀或?qū)懼羔槥橹甘镜?~N-1-(2~N-M) / 2地址塊對(duì)應(yīng)的類格雷編碼時(shí)，在下一次讀或?qū)懞筇D(zhuǎn)指示虛擬的2~N+(2~N-M) / 2地址塊對(duì)應(yīng)的類格雷編碼的讀或?qū)懼羔槨?br> 10.根據(jù)權(quán)利要求9所述的集成電路，其特征在于，所述狀態(tài)指示器為當(dāng)讀指針指示的地址塊的類格雷編碼與寫(xiě)指針指示的地址塊的類格雷編碼相同時(shí)，指示第一異步緩存器為空，當(dāng)讀指針與寫(xiě)指針指示的地址塊的類格雷編碼的前兩位相反、其他位相同時(shí)，指示第一異步緩存器為 滿的狀態(tài)指示器。
【文檔編號(hào)】G06F5/10GK203552238SQ201320608667
【公開(kāi)日】2014年4月16日 申請(qǐng)日期:2013年9月26日 優(yōu)先權(quán)日:2013年9月26日
【發(fā)明者】邵淑媛, 黃雷 申請(qǐng)人:快捷半導(dǎo)體(蘇州)有限公司