對輸出數(shù)據(jù)路徑進行特征化的內存架構及方法
【專利摘要】一種可在不存取一內存數(shù)組的情況下對輸出數(shù)據(jù)路徑進行特征化的內存結構及方法，該內存結構包含復數(shù)條輸出數(shù)據(jù)路徑及復數(shù)個緩存器。該些緩存器是耦接于該些輸出數(shù)據(jù)路徑，該些緩存器包含至少一第一數(shù)據(jù)型樣緩存器與一第二數(shù)據(jù)型樣緩存器，以及至少一第一映像緩存器。該第一數(shù)據(jù)型樣緩存器及該第二數(shù)據(jù)型樣緩存器是分別用以儲存一第一數(shù)據(jù)型樣及一第二資料型樣。該第一映像緩存器是用以儲存復數(shù)個二進制值，且每一二進制值指示是否將該第一資料型樣或該第二數(shù)據(jù)型樣映像至該些輸出數(shù)據(jù)路徑中一相對應輸出數(shù)據(jù)路徑。通過本發(fā)明進行讀取信號完整性的特征化，使信號不會受到噪聲干擾以及信號時序限制，故可得到正確的信號讀取結果。
【專利說明】對輸出數(shù)據(jù)路徑進行特征化的內存架構及方法

【技術領域】
[0001]本發(fā)明是關于對動態(tài)隨機存取內存(dynamic random access memory, DRAM)中數(shù)據(jù)輸出路徑的信號完整性(integrity)進行特征化(characterizat1n),尤指通過旁通(bypass)主數(shù)組以及自一緩存器序列讀取數(shù)據(jù)，來對數(shù)據(jù)輸出路徑的信號完整性進行特征化。本發(fā)明可應用在芯片之間的接口(chip-to-chip interface)。

【背景技術】
[0002]對內存接口進行特征化是半導體生產(chǎn)過程中的關鍵部份，為了測量出內存數(shù)組完整的運作情形以及內存數(shù)組在不同狀況下如何運作，往往需要對其一些參數(shù)作設定及測試。
[0003]此外，芯片的輸入/輸出(input/output, 1/0)信號在設計上面臨一些考驗，例如，在低速傳輸時，只有在傳輸線過長的時候信號才會發(fā)生問題；然而在高速時，即使是用最短的傳輸線來傳輸也可能發(fā)生問題，譬如因高頻效應所造成的碼間(inter-symbol)干擾及交互干擾(crosstalk)。
[0004]為了測試內存讀取信號在多條輸出路徑上的完整性，數(shù)據(jù)型樣(data pattern)會先被寫入主要數(shù)組(main array)，并在之后被讀出。在讀取操作下，當數(shù)組需要被存取時，會有相當程度的噪聲附加于其中，且數(shù)據(jù)路徑的時序可能會被數(shù)組的時序限制，因而造成對1/0架構進行特征化的困難。
[0005]因此，如何在不存取內存數(shù)組的情況下對數(shù)據(jù)輸出路徑進行數(shù)據(jù)特征化，實為一個亟待研究的議題。


【發(fā)明內容】

[0006]本發(fā)明的目的在于公開一種在一讀取操作中，以不通過存取內存數(shù)組的方式，對輸出數(shù)據(jù)路徑的信號完整性進行特征化的方法及裝置。
[0007]本發(fā)明的一實施例公開一種可在不存取一內存數(shù)組的情況下對輸出數(shù)據(jù)路徑進行特征化的內存結構。所述內存結構包括多條輸出數(shù)據(jù)路徑及多個緩存器。所述緩存器是耦接于所述輸出數(shù)據(jù)路徑，所述緩存器包括至少一第一數(shù)據(jù)型樣緩存器、一第二數(shù)據(jù)型樣緩存器以及至少一第一映像緩存器。所述至少一第一數(shù)據(jù)型樣緩存器及所述第二數(shù)據(jù)型樣緩存器是分別用以儲存一第一數(shù)據(jù)型樣及一第二數(shù)據(jù)型樣。所述至少一第一映像緩存器是用以儲存多個二進制值，且每一二進制值指示是否將所述第一數(shù)據(jù)型樣或所述第二數(shù)據(jù)型樣映像至所述輸出數(shù)據(jù)路徑中一對應輸出數(shù)據(jù)路徑。
[0008]本發(fā)明的還一實施例公開一種用以在不存取一內存的一內存數(shù)組的情況下對多個輸出數(shù)據(jù)路徑進行特征化的方法。所述方法包括:將多個緩存器耦接于所述輸出數(shù)據(jù)路徑；將所述緩存器中的一緩存器指定為一第一數(shù)據(jù)型樣緩存器，并將一第一數(shù)據(jù)型樣儲存于所述第一數(shù)據(jù)型樣緩存器；將所述緩存器中的一緩存器指定為一第二數(shù)據(jù)型樣緩存器，并將一第二數(shù)據(jù)型樣儲存于所述第二數(shù)據(jù)型樣緩存器；將所述緩存器中的一緩存器指定為一第一映像緩存器，并將多個二進制值儲存于所述第一映像緩存器，其中每一所述二進制值是對應于一輸出數(shù)據(jù)路徑；于所述第一映像緩存器中存取所述二進制值，以決定是否將所述第一數(shù)據(jù)型樣或所述第二字數(shù)據(jù)型樣映像至一對應的輸出數(shù)據(jù)路徑；及根據(jù)儲存在所述第一映像緩存器中的所述二進制值，在一對應輸出數(shù)據(jù)路徑上輸出所述第一數(shù)據(jù)型樣或所述第二數(shù)據(jù)型樣。
[0009]本發(fā)明介紹一種快速且有效率的方法，其對DRAM/DDR4內存進行讀取信號完整性的特征化，由于旁通主要內存數(shù)組，故信號不會受到噪聲干擾以及信號時序限制，故可得到更正確的信號讀取結果。此外，數(shù)據(jù)型樣緩存器及鄰近于讀取路徑的映像緩存器的使用則表示兩筆不同的數(shù)據(jù)型樣可同時被輸出，因而可進一步提高上述架構的效率。
[0010]
【發(fā)明內容】

[0011]本發(fā)明的目的在于公開一種在一讀取操作中，以不通過存取內存數(shù)組的方式，對輸出數(shù)據(jù)路徑的信號完整性進行特征化的方法及裝置。
[0012]本發(fā)明的一實施例公開一種可在不存取一內存數(shù)組的情況下對輸出數(shù)據(jù)路徑進行特征化的內存結構。所述內存結構包括多條輸出數(shù)據(jù)路徑及多個緩存器。所述緩存器是耦接于所述輸出數(shù)據(jù)路徑，所述緩存器包括至少一第一數(shù)據(jù)型樣緩存器、一第二數(shù)據(jù)型樣緩存器以及至少一第一映像緩存器。所述至少一第一數(shù)據(jù)型樣緩存器及所述第二數(shù)據(jù)型樣緩存器是分別用以儲存一第一數(shù)據(jù)型樣及一第二數(shù)據(jù)型樣。所述至少一第一映像緩存器是用以儲存多個二進制值，且每一二進制值指示是否將所述第一數(shù)據(jù)型樣或所述第二數(shù)據(jù)型樣映像至所述輸出數(shù)據(jù)路徑中一對應輸出數(shù)據(jù)路徑。
[0013]本發(fā)明的還一實施例公開一種用以在不存取一內存的一內存數(shù)組的情況下對多個輸出數(shù)據(jù)路徑進行特征化的方法。所述方法包括:將多個緩存器耦接于所述輸出數(shù)據(jù)路徑；將所述緩存器中的一緩存器指定為一第一數(shù)據(jù)型樣緩存器，并將一第一數(shù)據(jù)型樣儲存于所述第一數(shù)據(jù)型樣緩存器；將所述緩存器中的一緩存器指定為一第二數(shù)據(jù)型樣緩存器，并將一第二數(shù)據(jù)型樣儲存于所述第二數(shù)據(jù)型樣緩存器；將所述緩存器中的一緩存器指定為一第一映像緩存器，并將多個二進制值儲存于所述第一映像緩存器，其中每一所述二進制值是對應于一輸出數(shù)據(jù)路徑；于所述第一映像緩存器中存取所述二進制值，以決定是否將所述第一數(shù)據(jù)型樣或所述第二字數(shù)據(jù)型樣映像至一對應的輸出數(shù)據(jù)路徑；及根據(jù)儲存在所述第一映像緩存器中的所述二進制值，在一對應輸出數(shù)據(jù)路徑上輸出所述第一數(shù)據(jù)型樣或所述第二數(shù)據(jù)型樣。
[0014]本發(fā)明介紹一種快速且有效率的方法，其對DRAM/DDR4內存進行讀取信號完整性的特征化，由于旁通主要內存數(shù)組，故信號不會受到噪聲干擾以及信號時序限制，故可得到更正確的信號讀取結果。此外，數(shù)據(jù)型樣緩存器及鄰近于讀取路徑的映像緩存器的使用則表示兩筆不同的數(shù)據(jù)型樣可同時被輸出，因而可進一步提高上述架構的效率。

【專利附圖】

【附圖說明】
[0015]圖1是本發(fā)明第一實施例的動態(tài)隨機存取內存的緩存器架構的示意圖。
[0016]圖2是本發(fā)明第二實施例的動態(tài)隨機存取內存的緩存器架構的示意圖。
[0017]圖3是本發(fā)明第三實施例的動態(tài)隨機存取內存的緩存器架構的示意圖(其中所述的緩存器是線性回授移位寄存器)。
[0018]圖4A是現(xiàn)有技術在串行模式下自多用途緩存器讀取一數(shù)據(jù)型樣的示意圖。
[0019]圖4B是現(xiàn)有技術在平行模式下自多用途緩存器讀取一數(shù)據(jù)型樣的示意圖。
[0020]圖4C是現(xiàn)有技術在交錯模式下自多用途緩存器讀取一數(shù)據(jù)型樣的示意圖。
[0021]其中，附圖標記說明如下:
[0022]102,202,302 第一數(shù)據(jù)型樣緩存器
[0023]104、204、304 第二數(shù)據(jù)型樣緩存器
[0024]107映像緩存器
[0025]207第一映像緩存器
[0026]209第二映像緩存器
[0027]DQO?DQ15輸出數(shù)據(jù)路徑
[0028]U1 ?UI7位
[0029]MPRO?MPR3多用途緩存器模式

【具體實施方式】
[0030]在說明書及后續(xù)的權利要求當中使用了某些詞匯來指稱特定的組件。所屬領域中具有通常知識者應可理解，硬件制造商可能會用不同的名詞來稱呼同樣的組件。本說明書及后續(xù)的權利要求并不以名稱的差異來作為區(qū)分組件的方式，而是以組件在功能上的差異來作為區(qū)分的準則。在通篇說明書及后續(xù)的請求項當中所提及的「包括」是一開放式的用語，故應解釋成「包括但不限定于」。另外，「耦接」一詞在此是包括任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接于一第二裝置，則代表所述第一裝置可直接電氣連接于所述第二裝置，或通過其他裝置或連接手段間接地電氣連接至所述第二裝置。
[0031]為了能在一信號輸出路徑讀取數(shù)據(jù)時對內存數(shù)組進行旁通(bypass)，本發(fā)明公開了一種用于內存的緩存器架構，其包括串行的多個緩存器，設置在鄰近于數(shù)據(jù)讀取路徑的位置且獨立于主要數(shù)組。數(shù)據(jù)型樣是儲存在所述多個緩存器中，并被映像(map)至特定的輸出數(shù)據(jù)路徑。亦即，在進行讀取操作時，數(shù)據(jù)可在不存取內存數(shù)組的情況下于輸出數(shù)據(jù)路徑上被讀出。所述的映射操作也可致能(enable) —個以上的數(shù)據(jù)型樣以被讀取至輸出數(shù)據(jù)路徑。
[0032]請參考圖1，圖1是本發(fā)明第一實施例的動態(tài)隨機存取內存(DRAM)的緩存器架構的示意圖。圖1公開了三個8位(8-bit)緩存器，由上而下依序是第一數(shù)據(jù)型樣緩存器102$1?〈0>)、第二數(shù)據(jù)型樣緩存器104(?1?〈1>)及一映像緩存器107(MR〈0>)。第一數(shù)據(jù)型樣緩存器102及第二數(shù)據(jù)型樣緩存器104是分別用以儲存一 8位數(shù)據(jù)型樣，而映像緩存器107是用以將數(shù)據(jù)型樣映像至特定的數(shù)據(jù)輸出路徑。
[0033]如圖所示，第一數(shù)據(jù)型樣緩存器102儲存了由八個“I”所組成的8位數(shù)據(jù)型樣，第二數(shù)據(jù)型樣緩存器104儲存了由八個“O”所組成的數(shù)據(jù)型樣。映像緩存器107中的位儲存了多個連續(xù)的“ I”及多個連續(xù)的“0”，用以指示(indicate)數(shù)據(jù)要被哪個輸出數(shù)據(jù)路徑輸出。在映像緩存器107中的每個位是分別對應至多個輸出數(shù)據(jù)路徑DQO?DQ7的其中一個輸出數(shù)據(jù)路徑，且儲存于其中每一位的二進制(binary)值是對應第一數(shù)據(jù)型樣緩存器102抑或第二數(shù)據(jù)型樣緩存器104。亦即，映像緩存器107的左起第一至第四個位是分別對應輸出資料路徑DQO?DQ3，當映像緩存器107在前四個位儲存四個“O”時，則輸出資料路徑DQO?DQ3會全部用來輸出儲存在第一數(shù)據(jù)型樣緩存器102中的數(shù)據(jù)型樣，即8個高準位的“I”;相似地，映像緩存器107左起第五至第八個位是分別對應輸出數(shù)據(jù)路徑DQ4?DQ7，當映像緩存器107在后四個位儲存四個“I”時，輸出數(shù)據(jù)路徑DQO?DQ3會全部用來輸出第二數(shù)據(jù)型樣緩存器104中的數(shù)據(jù)型樣，即8個低準位的“O”。如此一來，在進行讀取操作時，可在不存取內存數(shù)組的情況下將兩筆不同的數(shù)據(jù)型樣于輸出數(shù)據(jù)路徑輸出。
[0034]除了映像緩存器107之外，本發(fā)明也可額外設置更多的映像緩存器，請參考圖2，圖2是本發(fā)明第二實施例的動態(tài)隨機存取內存的緩存器架構的示意圖。圖2公開了四個8位緩存器，由上而下依序是第一數(shù)據(jù)型樣緩存器202(PR〈0>)、第二數(shù)據(jù)型樣緩存器204 (PR〈1>)、第一映像緩存器207 (MR〈0>)及第二映像緩存器209 (MR〈1>)。同前所述，若第一映像緩存器207/第二映像緩存器209中的位儲存“1”，其對應的輸出數(shù)據(jù)路徑將會輸出第二數(shù)據(jù)型樣緩存器204中的數(shù)據(jù)型樣；若第一映像緩存器207/第二映像緩存器209中的位儲存“0”，其對應的輸出數(shù)據(jù)路徑將會輸出第一數(shù)據(jù)型樣緩存器202中的數(shù)據(jù)型樣。
[0035]此外，數(shù)據(jù)型樣的位數(shù)可能多于數(shù)據(jù)型樣緩存器的位數(shù)，并會于輸出數(shù)據(jù)路徑被輸出，在此情形下，數(shù)據(jù)型樣緩存器可被設置為一線性回授移位寄存器(linear feedbackshift register，LFSR)，如圖3所示。圖3是本發(fā)明第三實施例的動態(tài)隨機存取內存的緩存器架構的示意圖，其中第一數(shù)據(jù)型樣緩存器302與第二數(shù)據(jù)型樣緩存器304均為線性回授移位寄存器。第一數(shù)據(jù)型樣緩存器302 (PR〈0>)是一 4位緩存器，包括一互斥或(XOR)門，其輸出埠是耦接于第一數(shù)據(jù)型樣緩存器302的第一位，且互斥或門的二輸入埠是分別耦接于第一數(shù)據(jù)型樣緩存器302的第三及第四位。第二數(shù)據(jù)型樣緩存器304 (PR〈1>)是還一 4位緩存器，其互斥或門的輸出埠是耦接于第二數(shù)據(jù)型樣緩存器304的第一位，以及二輸入端口是分別耦接于第二數(shù)據(jù)型樣緩存器304的第三、第四位。在此設置下，第一數(shù)據(jù)型樣緩存器302及第二數(shù)據(jù)型樣緩存器304可分別儲存兩筆不同的數(shù)據(jù)型樣，且所述兩筆不同的數(shù)據(jù)型樣每15個循環(huán)(cycle)會重復一次。
[0036]在要被讀取的數(shù)據(jù)型樣長度超過8位且不使用線性回授移位寄存器的情況下，可使用反向邏輯(inverting logic)或映像緩存器進行重寫(rewrite),以順利地輸出所有數(shù)據(jù)。以下將以圖1所示的緩存器作為范例說明。一個要被輸出的數(shù)據(jù)型樣具有15個位，并將被寫入至第一數(shù)據(jù)型樣緩存器102及第二數(shù)據(jù)型樣緩存器104。首先，映像緩存器107是被設定以將第一數(shù)據(jù)型樣緩存器102中的數(shù)據(jù)型樣輸出至全部的輸出數(shù)據(jù)路徑(例如所有位均儲存“O”)。接著，映像緩存器107中的位會被反相(invert)，使得第二數(shù)據(jù)型樣緩存器104中的數(shù)據(jù)型樣會被輸出至全部的輸出數(shù)據(jù)路徑(例如所有位均儲存“I”)。可通過直接將位反相，或是進行一邏輯運算來將位反相。若數(shù)據(jù)型樣的位數(shù)是多于15位，第一數(shù)據(jù)型樣緩存器102及第二數(shù)據(jù)型樣緩存器104中的數(shù)據(jù)可被重寫以儲存更多數(shù)據(jù)型樣。于一設計變化中，若要輸出一第二數(shù)據(jù)型樣，則第一數(shù)據(jù)型樣緩存器102及第二數(shù)據(jù)型樣緩存器104可被重寫以儲存所述第二數(shù)據(jù)型樣，且映像緩存器107會具有一相對應的二進制屏蔽(binary mask)寫入其中，以使得正確的數(shù)據(jù)型樣可被輸出。
[0037]請注意，在以上例子中，雖然第一數(shù)據(jù)型樣緩存器302及第二數(shù)據(jù)型樣緩存器是304是均為4位線性回授移位寄存器，且其中的數(shù)據(jù)型樣是15位數(shù)據(jù)型樣，然而本發(fā)明并不限于此，例如可將第一數(shù)據(jù)型樣緩存器302及第二數(shù)據(jù)型樣緩存器是304設置為8位線性回授移位寄存器，且其中的數(shù)據(jù)型樣是63位數(shù)據(jù)型樣。
[0038]請注意，上述的數(shù)據(jù)型樣緩存器及映像緩存器僅作為本發(fā)明的舉例說明，并不用以限制本發(fā)明的范疇，本領域具有通常知識者在閱讀本發(fā)明的內容后當可作等效的修改，例如在映像緩存器的映像位數(shù)量充足的情況下，設置兩個以上的數(shù)據(jù)型樣緩存器。此外，本發(fā)明也不局限于必須應用在內存裝置。
[0039]本發(fā)明的數(shù)據(jù)型樣緩存器可設置為可寫入(write-able)以及可讀取(read-able)，如此一來，新的數(shù)據(jù)型樣將可被寫入其中；或者是設置為只讀(readableonly)，如此一來，數(shù)據(jù)型樣緩存器會進行硬編碼(hard-coded)來儲存數(shù)據(jù)型樣。
[0040]以上實施例適合應用在第四代雙倍數(shù)據(jù)率(fourth generat1n doubledata rate, DDR4)數(shù)組，DDR4數(shù)組定義了四種可寫入的多用途緩存器(mult1-purposeregister, MPR)。每一多用途緩存器是由四個邏輯頁(logical page)組成,其中每一邏輯頁具有四個8位緩存器，且只有第I個邏輯頁(亦即pageO)是有可寫入及可讀取兩種功能，因此只有此一邏輯頁被應用至本發(fā)明。
[0041]DDR4的規(guī)格書允許數(shù)據(jù)在三種不同的模式下被映像至輸出數(shù)據(jù)路徑，并分別列舉于以下圖4A?4C。請參考圖4A?4C，圖4A是現(xiàn)有技術在串行(serial)模式下自多用途緩存器讀取一數(shù)據(jù)型樣的示意圖，圖4B是現(xiàn)有技術在平行(parallel)模式下自多用途緩存器讀取一數(shù)據(jù)型樣的示意圖，以及圖4C是現(xiàn)有技術在交錯(staggered)模式下自多用途緩存器讀取一數(shù)據(jù)型樣的示意圖。如圖4A所示，串行模式將相同的串行數(shù)據(jù)型樣映像至每一輸出數(shù)據(jù)路徑，例如第一數(shù)據(jù)輸出路徑DQO與其他的數(shù)據(jù)輸出路徑輸出相同的數(shù)據(jù)型樣。如圖4B所示，平行模式下，每一輸出數(shù)據(jù)路徑輸出數(shù)據(jù)型樣不一定相同，但數(shù)據(jù)型樣的每一位皆會重復,例如第一數(shù)據(jù)輸出路徑DQO輸出的數(shù)據(jù)型樣的每一位皆為O。如圖4C所示，在交錯模式下，數(shù)據(jù)會被交錯分配，而不一定遵照原本的順序，例如第一數(shù)據(jù)輸出路徑DQO?第四數(shù)據(jù)輸出路徑DQ3的第一位U1至第八位UI7各根據(jù)多用途緩存器模式MPRO?MPR3的一作排列。
[0042]雖然默認(default)值是被DDR4規(guī)格書所定義，但本發(fā)明不限于此，根據(jù)本發(fā)明的概念，可寫入各種自定義值。此外，根據(jù)本發(fā)明的概念，無論是哪一種輸出模式下，多用途緩存器皆可輸出一個以上的數(shù)據(jù)型樣。
[0043]此外，多用途緩存器可用與圖2相似的方式來運作，例如，將一第一多用途緩存器及一第二多用途緩存器作為數(shù)據(jù)型樣緩存器，以儲存一第一數(shù)據(jù)型樣A及一第二數(shù)據(jù)型樣B，并使用一第三多用途緩存器及一第四多用途緩存器儲存來指示要輸出第一數(shù)據(jù)型樣A或第二數(shù)據(jù)型樣B的一二進制序列(binary sequence)。如前所述，在一多用途緩存器處于寫入狀態(tài)下，數(shù)據(jù)型樣可被寫入至多用途緩存器，或者，也可對多用途緩存器進行硬編碼來儲存數(shù)據(jù)型樣，故不需要寫入狀態(tài)。
[0044]第三多用途緩存器及第四多用途緩存器會加載屏蔽，其中每一位對應于一特定的數(shù)據(jù)輸出路徑，譬如第三多用途緩存器的第八位(R2〈7>)會對應于第八數(shù)據(jù)輸出路徑DQ<7>,以此類推。以下是數(shù)據(jù)型樣A及數(shù)據(jù)型樣B的輸出的例子，其中R〈0>?R〈3>分別對應圖 2 中的 PR〈0>、PR〈1>、MR〈0> 及 MR〈1>。
[0045]R〈0>=00000000
[0046]R〈1>=11111111
[0047]R〈2>=00001111
[0048]R〈3>=01010000
[0049]數(shù)據(jù)型樣A (00000000)是被載入至第一多用途緩存器(PR〈0>)，而數(shù)據(jù)型樣B(11111111)則是被加載至第二用途緩存器(PR〈1)。第三多用途緩存器是針對較低(lower)數(shù)據(jù)輸出路徑(LDQ)而被加載一二進制屏蔽(00001111)，以及第四多用途緩存器(PR〈3>)是針對較高(upper)數(shù)據(jù)輸出路徑(UDQ)而被加載一二進制屏蔽(01011100)。
[0050]另外，第一數(shù)據(jù)輸出路徑DQO?第四數(shù)據(jù)輸出路徑DQ3將會輸出R〈0>中的數(shù)據(jù)型樣,第五數(shù)據(jù)輸出路徑DQ4?第八數(shù)據(jù)輸出路徑DQ7將會輸出R〈l>中的數(shù)據(jù)，第九數(shù)據(jù)輸出路徑DQ8、第十一數(shù)據(jù)輸出路徑DQ10、第十五數(shù)據(jù)輸出路徑DQ14及第十六數(shù)據(jù)輸出路徑DQ15將會輸出R〈0>中的數(shù)據(jù)，以及第十數(shù)據(jù)輸出路徑DQ9、第十二數(shù)據(jù)輸出路徑DQ11、第十三數(shù)據(jù)輸出路徑DQ12及第十四數(shù)據(jù)輸出路徑DQ13將會輸出R〈l>中的數(shù)據(jù)。
[0051]本發(fā)明介紹一種快速且有效率的方法，其對DRAM/DDR4內存進行讀取信號完整性的特征化，由于旁通主要內存數(shù)組，故信號不會受到噪聲干擾以及信號時序限制，故可得到更正確的信號讀取結果。此外，數(shù)據(jù)型樣緩存器及鄰近于讀取路徑的映像緩存器的使用則表示兩筆不同的數(shù)據(jù)型樣可同時被輸出，因而可進一步提高上述架構的效率。
[0052]以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領域的技術人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。
【權利要求】
1.一種可在不存取一內存數(shù)組的情況下對輸出數(shù)據(jù)路徑進行特征化的內存結構，其特征在于，包括: 多條輸出數(shù)據(jù)路徑；以及 多個緩存器，耦接于所述輸出數(shù)據(jù)路徑，所述緩存器包括: 至少一第一數(shù)據(jù)型樣緩存器及一第二數(shù)據(jù)型樣緩存器，分別用以儲存一第一數(shù)據(jù)型樣及一第二數(shù)據(jù)型樣；以及 至少一第一映像緩存器，用以儲存多個二進制值，其中每一二進制值是指示是否將所述第一數(shù)據(jù)型樣或是所述第二數(shù)據(jù)型樣映像至所述輸出數(shù)據(jù)路徑中一相對應輸出數(shù)據(jù)路徑。
2.如權利要求1所述的可在不存取一內存數(shù)組的情況下對輸出數(shù)據(jù)路徑進行特征化的內存結構，其特征在于，所述第一映像緩存器是一 8位緩存器，以及所述8位緩存器中每一位是對應于所述輸出數(shù)據(jù)路徑的中不同的輸出數(shù)據(jù)路徑。
3.如權利要求1所述的可在不存取一內存數(shù)組的情況下對輸出數(shù)據(jù)路徑進行特征化的內存結構，其特征在于，還包括一第二映像緩存器，用以儲存多個二進制值，其中每一二進制值是指示是否將所述第一數(shù)據(jù)型樣或所述第二數(shù)據(jù)型樣映像至所述輸出數(shù)據(jù)路徑中一相對應輸出數(shù)據(jù)路徑。
4.如權利要求3所述的可在不存取一內存數(shù)組的情況下對輸出數(shù)據(jù)路徑進行特征化的內存結構，其特征在于，所述內存是一第四代雙倍數(shù)據(jù)率動態(tài)隨機存取內存，所述第一數(shù)據(jù)型樣緩存器、所述第二數(shù)據(jù)型樣緩存器、所述第一映像緩存器及所述第二映像緩存器是所述第四代雙倍數(shù)據(jù)率動態(tài)隨機存取內存的多用途緩存器。
5.如權利要求1所述的可在不存取一內存數(shù)組的情況下對輸出數(shù)據(jù)路徑進行特征化的內存結構，其特征在于，所述第一數(shù)據(jù)型樣緩存器及所述第二數(shù)據(jù)型樣緩存器是8位緩存器，且所述第一數(shù)據(jù)型樣及所述第二數(shù)據(jù)型樣是8位數(shù)據(jù)型樣。
6.如權利要求1所述的可在不存取一內存數(shù)組的情況下對輸出數(shù)據(jù)路徑進行特征化的內存結構，其特征在于，所述第一數(shù)據(jù)型樣緩存器及所述第二數(shù)據(jù)型樣緩存器是8位線性回授移位寄存器，且所述第一數(shù)據(jù)型樣及所述第二數(shù)據(jù)型樣是63位數(shù)據(jù)型樣。
7.如權利要求1所述的可在不存取一內存數(shù)組的情況下對輸出數(shù)據(jù)路徑進行特征化的內存結構，其特征在于，所述第一數(shù)據(jù)型樣緩存器及所述第二數(shù)據(jù)型樣緩存器是8位緩存器；所述第一數(shù)據(jù)型樣及所述第二數(shù)據(jù)型樣是超過8位；所述第一數(shù)據(jù)型樣是儲存于第一數(shù)據(jù)型樣緩存器及所述第二數(shù)據(jù)型樣緩存器，并先通過將所述第一映像緩存器中所有的二進制值對應至所述第一數(shù)據(jù)型樣緩存器以將所述第一數(shù)據(jù)型樣讀出至所述輸出數(shù)據(jù)路徑，再將所述第一映像緩存器中所有二進制值反相以對應至所述第二數(shù)據(jù)型樣緩存器。
8.如權利要求7所述的可在不存取一內存數(shù)組的情況下對輸出數(shù)據(jù)路徑進行特征化的內存結構，其特征在于，所述第二數(shù)據(jù)型樣接著會儲存于所述第一數(shù)據(jù)型樣緩存器及所述第二數(shù)據(jù)型樣緩存器中，并通過將所述第一映像緩存器中所有的二進制值對應至所述第一數(shù)據(jù)型樣緩存器以將所述第二數(shù)據(jù)型樣讀出至所述輸出數(shù)據(jù)路徑，接著再將所述第一映像緩存器中所有二進制值反相為對應至所述第二數(shù)據(jù)型樣緩存器。
9.一種用以在不存取一內存的一內存數(shù)組的情況下對多條輸出數(shù)據(jù)路徑進行特征化的方法，其特征在于，包括: 將多個緩存器耦接于所述輸出數(shù)據(jù)路徑； 將所述緩存器中的一緩存器指定為一第一數(shù)據(jù)型樣緩存器，并將一第一數(shù)據(jù)型樣儲存于所述第一數(shù)據(jù)型樣緩存器； 將所述緩存器中的一緩存器指定為一第二數(shù)據(jù)型樣緩存器，并將一第二數(shù)據(jù)型樣儲存于所述第二數(shù)據(jù)型樣緩存器； 將所述緩存器中的一緩存器指定為一第一映像緩存器，并將多個二進制值儲存于所述第一映像緩存器，其中每一二進制值是對應于一輸出數(shù)據(jù)路徑； 于所述第一映像緩存器中存取所述二進制值，以決定是否將所述第一數(shù)據(jù)型樣或所述第二字數(shù)據(jù)型樣映像至一相對應的輸出數(shù)據(jù)路徑；以及 根據(jù)儲存在所述第一映像緩存器中的所述二進制值，在一相對應輸出數(shù)據(jù)路徑上輸出所述第一數(shù)據(jù)型樣或所述第二數(shù)據(jù)型樣。
10.如權利要求9所述的用以在不存取一內存的一內存數(shù)組的情況下對多條輸出數(shù)據(jù)路徑進行特征化的方法，其特征在于，所述第一映像緩存器是一 8位緩存器，且所述8位緩存器的每一位是對應于不同的數(shù)據(jù)路徑。
11.如權利要求9所述的用以在不存取一內存的一內存數(shù)組的情況下對多條輸出數(shù)據(jù)路徑進行特征化的方法，其特征在于，還包括: 將所述緩存器的一緩存器指定為一第二映像緩存器，其中于所述第一映像緩存器中存取所述二進制值的步驟還包括: 存取所述第二映像緩存器中的多個二進制值，以決定是否將所述第一數(shù)據(jù)型樣或所述第二數(shù)據(jù)型樣映像至一相對應的輸出數(shù)據(jù)路徑； 其中決定是否將所述第一數(shù)據(jù)型樣或所述第二字數(shù)據(jù)型樣映像至一相對應的輸出數(shù)據(jù)路徑的步驟還包括: 根據(jù)所述第二映像緩存器中的所述二進制值，在一相對應的輸出數(shù)據(jù)路徑上輸出所述第一數(shù)據(jù)型樣或所述第二數(shù)據(jù)型樣。
12.如權利要求11所述的用以在不存取一內存的一內存數(shù)組的情況下對多條輸出數(shù)據(jù)路徑進行特征化的方法，其特征在于，所述內存是一第四代雙倍數(shù)據(jù)率動態(tài)隨機存取內存，且所述第一數(shù)據(jù)型樣緩存器、所述第二數(shù)據(jù)型樣緩存器、所述第一映像緩存器及所述第二映像緩存器是所述第四代雙倍數(shù)據(jù)率動態(tài)隨機存取內存的多用途緩存器。
13.如權利要求9所述的用以在不存取一內存的一內存數(shù)組的情況下對多條輸出數(shù)據(jù)路徑進行特征化的方法，其特征在于，所述第一數(shù)據(jù)型樣緩存器及所述第二數(shù)據(jù)型樣緩存器是8位緩存器，且所述第一數(shù)據(jù)型樣及所述第二數(shù)據(jù)型樣是8位數(shù)據(jù)型樣。
14.如權利要求9所述的用以在不存取一內存的一內存數(shù)組的情況下對多條輸出數(shù)據(jù)路徑進行特征化的方法，其特征在于，所述第一數(shù)據(jù)型樣緩存器及所述第二數(shù)據(jù)型樣緩存器是4位線性回授移位寄存器，且所述第一數(shù)據(jù)型樣及所述第二數(shù)據(jù)型樣是15位數(shù)據(jù)型樣。
15.如權利要求9所述的用以在不存取一內存的一內存數(shù)組的情況下對多條輸出數(shù)據(jù)路徑進行特征化的方法，其特征在于，所述第一數(shù)據(jù)型樣緩存器及所述第二數(shù)據(jù)型樣緩存器是8位緩存器；所述第一數(shù)據(jù)型樣及所述第二數(shù)據(jù)型樣是超過8位；所述第一數(shù)據(jù)型樣是儲存于第一數(shù)據(jù)型樣緩存器及所述第二數(shù)據(jù)型樣緩存器；以及于一相對應的輸出數(shù)據(jù)路徑輸出所述第一數(shù)據(jù)型樣或所述第二數(shù)據(jù)型樣的步驟包括: 將所述第一數(shù)據(jù)型樣儲存于所述第一數(shù)據(jù)型樣緩存器及所述第二數(shù)據(jù)型樣緩存器； 使所述第一映像緩存器中所有的二進制值對應至所述第一數(shù)據(jù)型樣緩存器； 將所述第一數(shù)據(jù)型樣緩存器中的所述第一數(shù)據(jù)型樣映像至所述輸出數(shù)據(jù)路徑； 反相所述第一數(shù)據(jù)型樣緩存器中的所有二進制值，以對應所述第二數(shù)據(jù)型樣緩存器；以及 將所述第二數(shù)據(jù)型樣緩存器中的所述第一數(shù)據(jù)型樣映像至所述輸出數(shù)據(jù)路徑。
16.如權利要求15所述的用以在不存取一內存的一內存數(shù)組的情況下對多條輸出數(shù)據(jù)路徑進行特征化的方法，其特征在于，所述方法還包括: 將所述第二數(shù)據(jù)型樣儲存于所述第一數(shù)據(jù)型樣緩存器及所述第二數(shù)據(jù)型樣緩存器中； 使所述第一映像緩存器中所有的二進制值對應至所述第一數(shù)據(jù)型樣緩存器； 將所述第一數(shù)據(jù)型樣緩存器中的所述第二數(shù)據(jù)型樣映像至所述輸出數(shù)據(jù)路徑； 反相所述第一映像緩存器中所有的二進制值，以對應所述第二數(shù)據(jù)型樣緩存器；以及 將所述第二數(shù)據(jù)型樣緩存器中的所述第二數(shù)據(jù)型樣映像至所述輸出數(shù)據(jù)路徑。
【文檔編號】G06F12/08GK104424126SQ201410003724
【公開日】2015年3月18日 申請日期:2014年1月3日 優(yōu)先權日:2013年9月3日
【發(fā)明者】提摩西·M·霍里斯, 杰弗瑞·P·萊特, 金康永, 艾瑞克·J·司戴夫 申請人:南亞科技股份有限公司