基于環(huán)形振蕩器的物理不可克隆函數(shù)電路結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明公開了一種基于環(huán)形振蕩器的物理不可克隆函數(shù)電路結(jié)構(gòu)，包括P+1個結(jié)構(gòu)相同的頻率可調(diào)環(huán)形振蕩器、P+1個長度為M位的計數(shù)器、一個長度為M位的比較器、長度為N位的挑戰(zhàn)寄存器A、長度為M位的挑戰(zhàn)寄存器B以及一個系統(tǒng)使能與門，每個頻率可調(diào)環(huán)形振蕩器均與用于調(diào)節(jié)其頻率的挑戰(zhàn)寄存器A連接，其信號輸入端均與系統(tǒng)使能與門的信號輸出端連接，其信號輸出端均與一計數(shù)器的信號輸入端連接；計數(shù)器0為控制計數(shù)器，其輸出端與比較器的反相輸入端連接，計數(shù)器1~P的P個輸出端為響應(yīng)值輸出端；比較器的正相輸入端與挑戰(zhàn)寄存器B連接，其輸出端與系統(tǒng)使能與門的信號輸入端連接，系統(tǒng)使能與門的信號輸入端還與系統(tǒng)使能信號連接。
【專利說明】基于環(huán)形振蕩器的物理不可克隆函數(shù)電路結(jié)構(gòu)
[0001]
【技術(shù)領(lǐng)域】
[0002]本發(fā)明涉及一種物理不可克隆函數(shù)電路結(jié)構(gòu)，具體涉及一種基于環(huán)形振蕩器的物理不可克隆函數(shù)電路結(jié)構(gòu)。
【背景技術(shù)】
[0003]隨著信息技術(shù)的發(fā)展與普及，人們生活的方方面面都在向網(wǎng)絡(luò)化、智能化方向發(fā)展，社會生活中的各種活動也越來越多地采用電子系統(tǒng)來實現(xiàn)，身份證、護(hù)照電子化，金融交易電子化。與此同時，智能卡、USBKey等實現(xiàn)密碼算法的電路也日益廣泛，這些密碼設(shè)備越來越多地承載著個人和商業(yè)機密信息。
[0004]另一方面，芯片破解技術(shù)的發(fā)展，對應(yīng)用于信息安全領(lǐng)域的芯片造成了極大的威脅。物理攻擊屬于傳統(tǒng)的侵入式芯片破解技術(shù)，即破壞掉芯片的封裝，并利用探針或顯微鏡獲取芯片內(nèi)部的關(guān)鍵信息。近年來出現(xiàn)的功耗分析技術(shù)屬于非入侵式攻擊，不需要破壞芯片，只是通過測量芯片電源引腳上泄露的功耗信息，將其采樣成為若干條功耗軌跡曲線，再通過某些算法來分析芯片采用的信息安全算法以及密鑰。目前國內(nèi)外很多科研機構(gòu)與芯片設(shè)計公司展開了對功耗分析技術(shù)的研究，利用最先進(jìn)的功耗分析技術(shù)，可以在幾秒內(nèi)破解算法密鑰。在這種形勢下，信息安全芯片的設(shè)計需采用系統(tǒng)性的安全措施，即在芯片運行的各個環(huán)節(jié)、 各個部分采取有針對性的防護(hù)措施，以抵抗多種可能的芯片攻擊。國外有些高安全等級的芯片，在一款芯片上同時采用上百種先進(jìn)的安全技術(shù)，以保護(hù)用戶信息的安全。
[0005]面對信息安全領(lǐng)域的各種威脅，各國政府與行業(yè)機構(gòu)都提出了各自的信息安全產(chǎn)品評估制度，例如歐洲的Common Criteria認(rèn)證、國際EMV組織的EMVCo認(rèn)證等，以保證進(jìn)入信息安全市場的芯片產(chǎn)品具備足夠的安全能力。這些認(rèn)證促進(jìn)了整個行業(yè)的信息安全技術(shù)水平，但也給各設(shè)備提供商設(shè)置了技術(shù)門檻，只有具備足夠技術(shù)水平的公司，才能進(jìn)入信息安全產(chǎn)品市場。
[0006]物理不可克隆函數(shù)(PUF)是近年來學(xué)術(shù)界的研究熱點，正處在向產(chǎn)業(yè)界的進(jìn)入階段，NXP公司已成功地將PUF技術(shù)應(yīng)用于智能卡芯片，并通過CC EAL6+認(rèn)證。PUF雖然可以通過芯片上各種物理量、各種形式來實現(xiàn)，但其實現(xiàn)效率有很大差別，目前主流的PUF有以下幾類:
1.基于SRAM的PUF，該類型PUF利用SRAM存儲單元在上電時刻的隨機性，由于制造工藝上存在的微小偏差，某一存儲單元在上電瞬間可能隨機地進(jìn)入“O”或“ I ”狀態(tài)，這種隨機性上電值經(jīng)提取處理后可作為PUF的響應(yīng)。
[0007]2.基于環(huán)振的PUF，該類型PUF利用多個反相器環(huán)構(gòu)成的振蕩器來實現(xiàn)，多個被設(shè)計成同樣階數(shù)的環(huán)振，由于制造工藝上存在的微小偏差，會導(dǎo)致在實際芯片上的振蕩頻率產(chǎn)生偏差，而這種偏差經(jīng)提取處理后可作為PUF的響應(yīng)。
[0008]3.基于延時鏈的PUF，該類型PUF利用邏輯單元以及金屬線的延時差異來實現(xiàn)，兩條理論上延時應(yīng)相同的延時鏈，由于制造工藝上存在的微小偏差，會導(dǎo)致在實際芯片上的延時存在差異，這種差異經(jīng)提取處理后可作為PUF的響應(yīng)。
[0009]現(xiàn)基于環(huán)振的PUF —般采用基于固定頻率環(huán)形振蕩器的PUF結(jié)構(gòu)，如圖1所示，這種PUF由以下部分構(gòu)成:P個頻率固定的環(huán)形振蕩器、I個P選2數(shù)據(jù)選擇器、2個計數(shù)器、I個比較器。使能信號對各環(huán)振進(jìn)行開啟-關(guān)斷控制，挑戰(zhàn)信號用于從P個環(huán)振的輸出信號中選出2個，選出的2個環(huán)振輸出信號分別進(jìn)入兩個計數(shù)器進(jìn)行計數(shù)，經(jīng)過一定時間段后，停止計數(shù)，然后比較兩個計數(shù)值的大小，通過判斷其大小輸出一個響應(yīng)位’ O’或’ I’。
[0010]采用固定頻率環(huán)振的PUF方案主要有兩個缺點。第一，各環(huán)振的振蕩頻率是固定的，挑戰(zhàn)信號只是從P個環(huán)振輸出中選出2個來做比較，系統(tǒng)的隨機性不夠高，容易被建模攻擊；第二，兩個環(huán)振僅通過輸出通過比較來決定響應(yīng)位，這種判斷方式忽略了一些頻率信息，即沒有利用頻率差值的幅度，僅利用了其大小。

【發(fā)明內(nèi)容】

[0011]本發(fā)明提供了一種系統(tǒng)隨機性高的基于環(huán)形振蕩器的物理不可克隆函數(shù)電路結(jié)構(gòu)。
[0012]本發(fā)明采用的技術(shù)方案是:
基于環(huán)形振蕩器的物理不可克隆函數(shù)電路結(jié)構(gòu)，包括P+1個結(jié)構(gòu)相同的頻率可調(diào)環(huán)形振蕩器、p+1個長度為M位的計數(shù)器、一個長度為M位的比較器、長度為N位的挑戰(zhàn)寄存器A、長度為M位的挑戰(zhàn)寄存器B以及一個用作使能控制的系統(tǒng)使能與門，
每個所述頻率可調(diào)環(huán)形振蕩器均與用于調(diào)節(jié)其頻率的挑戰(zhàn)寄存器A連接，其信號輸入端均與系統(tǒng)使能與門的信號輸出端連接，其信號輸出端均與一計數(shù)器的信號輸入端連接；計數(shù)器O為控制計數(shù)器，其輸出端與比較器的反相輸入端連接，計數(shù)器fP的P個輸出端為響應(yīng)值輸出端；
所述比較器的正相輸入端與挑戰(zhàn)寄存器B連接，其輸出端與系統(tǒng)使能與門的信號輸入端連接，系統(tǒng)使能與門的信號輸入端還與系統(tǒng)使能信號連接。
[0013]進(jìn)一步，所述頻率可調(diào)環(huán)形振蕩器包括使能與門、反向器和受控可變延時鏈，所述使能與門的信號輸入端分別與系統(tǒng)使能與門的信號輸出端、受控可變延時鏈的信號輸出端連接，所述使能與門的信號輸出端與反向器的輸入端連接，所述反相器的輸出端與受控可變延時鏈的信號輸入端連接，所述受控可變延時鏈還與輸出控制信號給其的挑戰(zhàn)寄存器A連接，所述受控可變延時鏈的信號輸出端與計數(shù)器的信號輸入端連接。
[0014]進(jìn)一步，所述受控可變延時鏈?zhǔn)怯蒒個延時節(jié)點串聯(lián)連接形成，第一個延時節(jié)點的輸入端是受控可變延時鏈的信號輸入端，第N個延時節(jié)點的輸出端是受控可變延時鏈的信號輸出端，每個所述延時節(jié)點上均設(shè)有一調(diào)整輸入信號的延時時間的控制位，每個所述控制位均與產(chǎn)生控制信號給其的挑戰(zhàn)寄存器A連接。
[0015]進(jìn)一步，所述延時節(jié)點包括與輸入信號連接的上路徑和下路徑，所述上路徑由P個緩沖器與I個上開關(guān)構(gòu)成，所述下路徑由Q個緩沖器與I個下開關(guān)構(gòu)成，其中P、Q為正整數(shù)且P古Q，所述上開關(guān)的控制信號與控制位連接，所述下開關(guān)的控制信號與取反后的控制位連接，所述上開關(guān)和下開關(guān)的輸出端分別與輸出信號的輸出或門的兩個輸入端連接。
[0016]進(jìn)一步，所述上開關(guān)和下開關(guān)是一與門。[0017]本發(fā)明的工作原理是:每次配置挑戰(zhàn)寄存器A的挑戰(zhàn)A與挑戰(zhàn)寄存器B的挑戰(zhàn)B、計數(shù)器清零、開啟頻率可調(diào)環(huán)形振蕩器、比較器輸出’ O’、關(guān)閉頻率可調(diào)環(huán)形振蕩器、讀取計數(shù)器f計數(shù)器P的過程稱為一個響應(yīng)提取周期。在每一個響應(yīng)提取周期內(nèi)，挑戰(zhàn)A控制各頻率可調(diào)環(huán)形振蕩器的振蕩頻率，挑戰(zhàn)B作為計數(shù)器O的計數(shù)比較值，當(dāng)計數(shù)器O遞增到大于挑戰(zhàn)B時，通過系統(tǒng)使能與門停止各頻率可調(diào)環(huán)形振蕩器的振蕩狀態(tài)，然后將計數(shù)器f計數(shù)器P的計數(shù)值輸出作為原始響應(yīng)，原始響應(yīng)經(jīng)分段提取后，得到最終的有效響應(yīng)。
[0018]本發(fā)明的有益效果:環(huán)振的振蕩頻率可調(diào)、系統(tǒng)隨機性高，結(jié)構(gòu)合理簡單。本發(fā)明可有效避免芯片設(shè)計過程中引入的不確定性對PUF性能的影響。本發(fā)明結(jié)構(gòu)通過各環(huán)振頻率差值提取響應(yīng)(精確的差值大小)，而不是通過各環(huán)振頻率的比較值(大于或小于)來提取響應(yīng)，該方案可徹底避免后端布線過程中引入的固定頻率偏差。現(xiàn)有的基于環(huán)振的PUF方案，要求在設(shè)計中保證各環(huán)振頻率的一致性，這一點在實際的芯片設(shè)計中很難做到；而本發(fā)明提出的新型方案，是通過比較各環(huán)振間的頻率差值來提取響應(yīng)，該方案不依賴于設(shè)計過程中各環(huán)振頻率的一致性，實際上各環(huán)振的固有頻率(后端布線后估算的振蕩頻率)即使有較大差別，也不影響該方案的性能。
【專利附圖】

【附圖說明】
[0019]圖1是現(xiàn)有固定頻率環(huán)振結(jié)構(gòu)的PUF的電路圖。
[0020]圖2是本發(fā)明的電路結(jié)構(gòu)示意圖。
[0021]圖3是本發(fā)明的頻率可調(diào)環(huán)形振蕩器的結(jié)構(gòu)示意圖。
[0022]圖4是本發(fā)明的受控可變延時鏈的結(jié)構(gòu)示意圖。
[0023]圖5是本發(fā)明的計數(shù)器fP的長度為M的計數(shù)值示意圖。
[0024]圖6是本發(fā)明的延時節(jié)點的結(jié)構(gòu)示意圖。
【具體實施方式】
[0025]下面結(jié)合具體實施例來對本發(fā)明進(jìn)行進(jìn)一步說明，但并不將本發(fā)明局限于這些【具體實施方式】。本領(lǐng)域技術(shù)人員應(yīng)該認(rèn)識到，本發(fā)明涵蓋了權(quán)利要求書范圍內(nèi)所可能包括的所有備選方案、改進(jìn)方案和等效方案。
[0026]參照圖2-4，基于環(huán)形振蕩器的物理不可克隆函數(shù)電路結(jié)構(gòu)，包括P+1個結(jié)構(gòu)相同的頻率可調(diào)環(huán)形振蕩器、P+1個長度為M位的計數(shù)器、一個長度為M位的比較器、長度為N位的挑戰(zhàn)寄存器A、長度為M位的挑戰(zhàn)寄存器B、以及一個用作使能控制的系統(tǒng)使能與門，
每個所述頻率可調(diào)環(huán)形振蕩器均與用于調(diào)節(jié)其頻率的挑戰(zhàn)寄存器A連接，其信號輸入端均與系統(tǒng)使能與門的信號輸出端連接，其信號輸出端均與一計數(shù)器的信號輸入端連接；計數(shù)器O為控制計數(shù)器，其輸出端與比較器的反相輸入端連接，計數(shù)器f P的P個輸出端為響應(yīng)值輸出端；
所述比較器的正相輸入端與挑戰(zhàn)寄存器B連接，其輸出端與系統(tǒng)使能與門的信號輸入端連接，系統(tǒng)使能與門的信號輸入端還與系統(tǒng)使能信號連接。
[0027]所述頻率可調(diào)環(huán)形振蕩器包括使能與門、反向器和受控可變延時鏈，所述使能與門的信號輸入端分別與系統(tǒng)使能與門的信號輸出端、受控可變延時鏈的信號輸出端連接，所述使能與門的信號輸出端與反向器的輸入端連接，所述反相器的輸出端與受控可變延時鏈的信號輸入端連接，所述受控可變延時鏈還與輸出控制信號給其的挑戰(zhàn)寄存器A連接，所述受控可變延時鏈的信號輸出端與計數(shù)器的信號輸入端連接。
[0028]所述受控可變延時鏈?zhǔn)怯蒒個延時節(jié)點串聯(lián)連接形成，第一個延時節(jié)點的輸入端是受控可變延時鏈的信號輸入端，第N個延時節(jié)點的輸出端是受控可變延時鏈的信號輸出端，每個所述延時節(jié)點上均設(shè)有一調(diào)整輸入信號的延時時間的控制位，每個所述控制位均與產(chǎn)生控制信號給其的挑戰(zhàn)寄存器A連接。
[0029]所述延時節(jié)點包括與輸入信號連接的上路徑和下路徑，所述上路徑由P個緩沖器與I個上開關(guān)構(gòu)成，所述下路徑由Q個緩沖器與I個下開關(guān)構(gòu)成，其中P、Q為正整數(shù)且P幸Q，所述上開關(guān)的控制信號與控制位連接，所述下開關(guān)的控制信號與取反后的控制位連接，所述上開關(guān)和下開關(guān)的輸出端分別與輸出信號的輸出或門的兩個輸入端連接。
[0030]所述上開關(guān)和下開關(guān)是一與門。
[0031]本發(fā)明的工作原理是:每次配置挑戰(zhàn)寄存器A的挑戰(zhàn)A與挑戰(zhàn)寄存器B的挑戰(zhàn)B、計數(shù)器清零、開啟頻率可調(diào)環(huán)形振蕩器、比較器輸出’ O’、關(guān)閉頻率可調(diào)環(huán)形振蕩器、讀取計數(shù)器f計數(shù)器P的過程稱為一個響應(yīng)提取周期。在每一個響應(yīng)提取周期內(nèi)，挑戰(zhàn)A控制各頻率可調(diào)環(huán)形振蕩器的振蕩頻率，挑戰(zhàn)B作為計數(shù)器O的計數(shù)比較值，當(dāng)計數(shù)器O遞增到大于挑戰(zhàn)B時，通過系統(tǒng)使能與門停止各頻率可調(diào)環(huán)形振蕩器的振蕩狀態(tài)，然后將計數(shù)器f計數(shù)器P的計數(shù)值輸出作為原始響應(yīng)，原始響應(yīng)經(jīng)分段提取后，得到最終的有效響應(yīng)。
[0032]本發(fā)明的具體工作流程如下:
1.將長度N位的挑戰(zhàn)A寫入挑戰(zhàn)寄存器A，將長度M位的挑戰(zhàn)B寫入挑戰(zhàn)寄存器B；
2.將所有計數(shù)器清零，此時比較器的輸出為’I’，然后將系統(tǒng)使能信號置為’I’，此時與門的輸出為’ 1’，ROPUF (Ring-Oscillator PUF)進(jìn)入工作狀態(tài)；
3.挑戰(zhàn)A的N位信號同時連接到P+1個頻率可調(diào)環(huán)形振蕩器的控制位，各頻率可調(diào)環(huán)形振蕩器的振蕩頻率被挑戰(zhàn)A調(diào)節(jié)到某一穩(wěn)定頻率，持續(xù)輸出方波(即循環(huán)不斷的’O’到’I’的跳變以及’ I’到’ O’的跳變)，雖然各頻率可調(diào)環(huán)形振蕩器的內(nèi)部結(jié)構(gòu)完全相同，與其連接的挑戰(zhàn)A也完全相同，但由于后端布線時引入的固定偏差以及芯片制造時引入的隨機工藝偏差，實際上各頻率可調(diào)環(huán)形振蕩器的振蕩頻率存在一定差別；
4.P+1個計數(shù)器同時對相應(yīng)的P+1個頻率可調(diào)環(huán)形振蕩器計數(shù)，每次頻率可調(diào)環(huán)形振蕩器輸出一個上升沿，計數(shù)器的值加1，其中計數(shù)器O作為控制計數(shù)器，它的計數(shù)值從O開始遞增，并與挑戰(zhàn)寄存器B中的挑戰(zhàn)B相比較，當(dāng)計數(shù)器O的值大于挑戰(zhàn)B時，比較器輸出’O’，從而使能與門的輸出為’ O’，所有頻率可調(diào)環(huán)形振蕩器停止振蕩；
5.所有頻率可調(diào)環(huán)形振蕩器停止振蕩后，將系統(tǒng)使能信號置為’O’，計數(shù)器fP的計數(shù)值輸出(響應(yīng)廣響應(yīng)P)作為原始響應(yīng)；
6.原始響應(yīng)經(jīng)分段提取后，得到最終的有效響應(yīng)。
[0033]其中頻率可調(diào)環(huán)形振蕩器中的使能與門對振蕩器的工作狀態(tài)進(jìn)行控制，當(dāng)使能信號為’O’時，使能與門的輸出始終為’O’，頻率可調(diào)環(huán)形振蕩器處于靜態(tài)；當(dāng)使能信號為’I’時，受控可變延時鏈的輸出信號可以通過使能與門傳輸，經(jīng)反相器取反后，再輸入到受控可變延時鏈的輸入端，如此反復(fù)，在受控可變延時鏈的輸出端輸出一定頻率的方波信號，方波信號的頻率由受控可變延時鏈的N位控制信號決定。長度為N的受控可變延時鏈包含N個延時節(jié)點(N>0)，并具有I個輸入信號，一個輸出信號，以及N個控制位。受控可變延時鏈的輸入連接到第一個延時節(jié)點的輸入端，延時節(jié)點I的輸出信號作為延時節(jié)點2的輸入信號，以此類推，后續(xù)延時節(jié)點的輸出信號作為下一級延時節(jié)點的輸入信號，最后一個延時節(jié)點的輸出作為受控可變延時鏈的輸出。N個控制位分別連接到N個延時節(jié)點。受控可變延時鏈只起到在控制值的作用下對輸入信號施加延時的作用，并不改變信號的邏輯值。延時節(jié)點通過控制位的取值對輸入信號施加不同的延時，當(dāng)控制位為’ I’時，輸入信號經(jīng)過下路徑傳輸，對輸入信號施加延時dl后輸出，而當(dāng)控制位為’ O’時,輸入信號經(jīng)過上路徑傳輸，對輸入信號施加延時dO后輸出(dl Φ dO)。
[0034]圖6給出延時節(jié)點的一種具體實現(xiàn)方式,延時節(jié)點內(nèi)部通過緩沖器構(gòu)成兩條延時不同的路徑，其中上路徑由P個緩沖器與I個與門構(gòu)成，下路徑由Q個緩沖器與I個與門構(gòu)成(其中P、Q為正整數(shù)且P古Q)?？刂莆恢苯幼鰹樯下窂降拈_關(guān)控制信號，控制位取反后作為下路徑的開關(guān)控制信號。當(dāng)控制位為’ O’時，作為上開關(guān)的與門輸出被固定為’ 0’，即上開關(guān)被關(guān)閉，此時做為下開關(guān)的與門輸出與輸入信號相同的邏輯值，即下開關(guān)被開啟。當(dāng)控制位為’I’時，作為下開關(guān)的與門輸出被固定為’0’，即下開關(guān)被關(guān)閉，此時做為上開關(guān)的與門輸出與輸入信號相同的邏輯值，即上開關(guān)被開啟。這樣當(dāng)控制位取值不同時，上開關(guān)與下開關(guān)只有一個開啟，并通過一個或門輸出，由于上、下兩條路徑包含的緩沖器個數(shù)不同，其對輸入信號的延時也不同，即起到根據(jù)控制位的取值對輸入信號施加不同延時的目的。
[0035]每次配置挑戰(zhàn)A與挑戰(zhàn)B、計數(shù)器清零、開啟頻率可調(diào)環(huán)形振蕩器、比較器輸出’ O’、關(guān)閉頻率可調(diào)環(huán)形振蕩器、讀取計數(shù)器f計數(shù)器P的過程稱為一個響應(yīng)提取周期。每一個響應(yīng)提取周期內(nèi)的挑戰(zhàn)A、挑戰(zhàn)B與相應(yīng)的計數(shù)器0-Ρ)輸出作為一組“挑戰(zhàn)-響應(yīng)”對。原始響應(yīng)(計數(shù)器f計數(shù)器P的計數(shù)值)輸出后，還需經(jīng)過有效位提取，得到最終的有效響應(yīng)，提取方法如圖5所示:
對于某一計數(shù)器0-Ρ)，將長度為M位的計數(shù)值分為3段:高段I位、中段J位、低段K位(1、J、K為正整數(shù)且滿足I+J+K=M)。由于各環(huán)振在不同芯片上的振蕩頻率差別在一定較小范圍內(nèi)，在挑戰(zhàn)A、挑戰(zhàn)B相同的情況下，相應(yīng)計數(shù)值的最高I位基本相同，不能體現(xiàn)響應(yīng)的隨機性，所以被丟棄掉。各計數(shù)值的最低K位由于芯片內(nèi)存在電壓、溫度等環(huán)境變化，其體現(xiàn)的是芯片環(huán)境的隨機性，而不是固定的制造工藝偏差的隨機性，所以對于PUF來說沒有使用意義，也被丟棄掉。計數(shù)值的中間J位可以體現(xiàn)出制造工藝偏差的隨機性，但又基本不會受到芯片內(nèi)電壓、溫度等環(huán)境變化的影響，所以可被提取出作為ROPUF的有效響應(yīng)位。每個計數(shù)值的有效響應(yīng)(中間J位)經(jīng)過合并，即可得到ROPUF的整體有效響應(yīng)。具體1、J、K的取值，需根據(jù)實際的測試數(shù)據(jù)來決定。
【權(quán)利要求】
1.基于環(huán)形振蕩器的物理不可克隆函數(shù)電路結(jié)構(gòu)，其特征在于:包括P+1個結(jié)構(gòu)相同的頻率可調(diào)環(huán)形振蕩器、P+1個長度為M位的計數(shù)器、一個長度為M位的比較器、長度為N位的挑戰(zhàn)寄存器A、長度為M位的挑戰(zhàn)寄存器B以及一個用作使能控制的系統(tǒng)使能與門， 每個所述頻率可調(diào)環(huán)形振蕩器均與用于調(diào)節(jié)其頻率的挑戰(zhàn)寄存器A連接，其信號輸入端均與系統(tǒng)使能與門的信號輸出端連接，其信號輸出端均與一計數(shù)器的信號輸入端連接； 計數(shù)器O為控制計數(shù)器，其輸出端與比較器的反相輸入端連接，計數(shù)器fP的P個輸出端為響應(yīng)值輸出端； 所述比較器的正相輸入端與挑戰(zhàn)寄存器B連接，其輸出端與系統(tǒng)使能與門的信號輸入端連接，系統(tǒng)使能與門的信號輸入端還與系統(tǒng)使能信號連接。
2.根據(jù)權(quán)利要求1所述的基于環(huán)形振蕩器的物理不可克隆函數(shù)電路結(jié)構(gòu)，其特征在于:所述頻率可調(diào)環(huán)形振蕩器包括使能與門、反向器和受控可變延時鏈，所述使能與門的信號輸入端分別與系統(tǒng)使能與門的信號輸出端、受控可變延時鏈的信號輸出端連接，所述使能與門的信號輸出端與反向器的輸入端連接，所述反相器的輸出端與受控可變延時鏈的信號輸入端連接，所述受控可變延時鏈還與輸出控制信號給其的挑戰(zhàn)寄存器A連接，所述受控可變延時鏈的信號輸出端與計數(shù)器的信號輸入端連接。
3.根據(jù)權(quán)利要求2所述的基于環(huán)形振蕩器的物理不可克隆函數(shù)電路結(jié)構(gòu)，其特征在于:所述受控可變延時鏈?zhǔn)怯蒒個延時節(jié)點串聯(lián)連接形成，第一個延時節(jié)點的輸入端是受控可變延時鏈的信號輸入端，第N個延時節(jié)點的輸出端是受控可變延時鏈的信號輸出端，每個所述延時節(jié)點上均設(shè)有一調(diào)整輸入信號的延時時間的控制位，每個所述控制位均與產(chǎn)生控制信號給其的挑戰(zhàn)寄存器A連接。
4.根據(jù)權(quán)利要求3所述的基于環(huán)形振蕩器的物理不可克隆函數(shù)電路結(jié)構(gòu)，其特征在于:所述延時節(jié)點包括與輸入信號連接的上路徑和下路徑，所述上路徑由P個緩沖器與I個上開關(guān)構(gòu)成，所述下路徑由Q個緩沖器與I個下開關(guān)構(gòu)成，其中P、Q為正整數(shù)且P古Q，所述上開關(guān)的控制信號與控制位連接，所述下開關(guān)的控制信號與取反后的控制位連接，所述上開關(guān)和下開關(guān)的輸出端分別與輸出信號的輸出或門的兩個輸入端連接。
5.根據(jù)權(quán)利要求4所述的基于環(huán)形振蕩器的物理不可克隆函數(shù)電路結(jié)構(gòu)，其特征在于:所述上開關(guān)和下開關(guān)是一與門。
【文檔編號】G06F21/72GK103902930SQ201410084650
【公開日】2014年7月2日 申請日期:2014年3月10日 優(yōu)先權(quán)日:2014年3月10日
【發(fā)明者】吳斌 申請人:杭州晟元芯片技術(shù)有限公司