一種溝槽型mos器件的導通電阻的仿真分析方法
【專利摘要】本發(fā)明提供一種溝槽型MOS器件的導通電阻的仿真分析方法，包括步驟：1）建立包括襯底、漂移區(qū)、體區(qū)、源區(qū)，以及溝槽結構的第一模型；2）對電流進行模擬，計算出源漏電阻R1；3）去掉襯底后對電流進行模擬，計算出此時電阻R2，則襯底電阻R3=R1-R2；4）減薄漂移區(qū)，并對減薄后的漂移區(qū)進行高濃度摻雜后對電流進行模擬，計算出溝道及源擴散的總阻值R4；5）測出電子累積層的厚度，將上述漂移區(qū)的高濃度摻雜區(qū)域移至電子累積層以下，計算出此時電阻R5，則電子累積層的電阻R6=R5-R4；6）計算出漂移區(qū)的電阻R7=R1-R3-R4-R6。采用本發(fā)明的仿真分析方法可以直接有效地獲得襯底電阻，溝道電阻，積累層電阻和漂移區(qū)電阻，可以通過分析各部分電阻所占比率，為器件優(yōu)化提供方向。
【專利說明】—種溝槽型MOS器件的導通電阻的仿真分析方法
【技術領域】
[0001]本發(fā)明屬于半導體器件仿真分析領域，特別是涉及一種溝槽型MOS器件的導通電阻的仿真分析方法。
【背景技術】
[0002]溝槽型MOS器件(Trench M0S)晶體管是一種新型垂直結構器件，是在VDMOS (垂直雙擴散金屬-氧化物半導體場效應晶體管)的基礎上發(fā)展起來的，兩者均屬于高元胞密度器件。但該結構與前者相比有許多性能優(yōu)點:如更低的導通電阻、低柵漏電荷密度，從而有低的導通和開關損耗及快的開關速度。同時由于溝槽型MOS的溝道是垂直的，故可進一步提高其溝道密度，減小芯片尺寸。
[0003]溝槽型MOS器件(Trench M0S)作為一種重要的功率器件，在DC-DC轉換、穩(wěn)壓器、電源管理模塊、機電控制、顯示控制、汽車電子等領域廣泛應用，所以對這種器件的研究已經(jīng)非常深入。目前，學術界已經(jīng)從理論上推導出組成導通電阻Ron的各部分電阻的公式，但是這些公式比較理論化，理想化，其中的參數(shù)與現(xiàn)代Trench MOS的實際生產(chǎn)工藝參數(shù)有較大的區(qū)別，所以不能對各部分電阻給出準確而直觀的估計。而器件導通電阻的仿真分析方法，目前只是利用TCAD軟件對器件進行電流的計算，再通過計算得出整個器件的電阻，并沒有對組成導通電阻的各分量進行仿真分析計算，因此不能快速的找出影響器件導通的部分，從而無法提供快速而針對性地對器件進行優(yōu)化的方向。
[0004]對溝槽型MOS器件(Trench M0S)來說，導通電阻Ron主要由襯底電阻，溝道電阻，積累層電阻和漂移區(qū)電阻組成。本發(fā)明利用TCAD仿真軟件，對以上各部分電阻進行模擬計算的方法，分析各部分電阻所占比率，從而為器件優(yōu)化提供方向。

【發(fā)明內(nèi)容】

[0005]鑒于以上所述現(xiàn)有技術的缺點，本發(fā)明的目的在于提供一種溝槽型MOS器件的導通電阻的仿真分析方法，用于解決現(xiàn)有技術中沒有對組成導通電阻的各分量進行仿真分析計算，因此不能快速的找出影響器件導通的部分，從而無法提供快速而針對性地對器件進行優(yōu)化的方向的問題。
[0006]為實現(xiàn)上述目的及其他相關目的，本發(fā)明提供一種溝槽型MOS器件的導通電阻的仿真分析方法，包括以下步驟:
[0007]I)建立溝槽型MOS器件的第一模型，該第一模型包括依次層疊的襯底、漂移區(qū)、體區(qū)、源區(qū)，以及貫穿所述源區(qū)及漂移區(qū)的溝槽結構；
[0008]2)對所述第一模型的電流進行模擬，計算出源漏電阻R1 ；
[0009]3)將所述襯底去除形成第二模型，對所述第二模型的電流進行模擬，計算出第二模型的電阻R2,并獲得所述襯底的電阻R3=R1-R2 ；
[0010]4)減薄所述漂移區(qū)，并對減薄后的漂移區(qū)進行高濃度摻雜形成第三模型，對所述第三模型的電流進行模擬，計算出第三模型的電阻R4，該電阻R4為溝道及源擴散電阻的總阻值；
[0011]5)依據(jù)所述第一模型的電流模擬測出器件導通時電子累積層的厚度，將所述第三模型的漂移區(qū)的高濃度摻雜區(qū)域移至電子累積層以下形成第四模型，對所述第四模型的電流進行模擬，計算出第四模型的電阻R5,并獲得電子累積層的電阻R6=R5-R4 ；
[0012]6)計算出所述漂移區(qū)的電阻R7=R1-R3-R4-R6O
[0013]作為本發(fā)明的溝槽型MOS器件的導通電阻的仿真分析方法的一種優(yōu)選方案，所述仿真分析方法所采用的仿真工具為TCAD仿真工具。
[0014]作為本發(fā)明的溝槽型MOS器件的導通電阻的仿真分析方法的一種優(yōu)選方案，所述第一模型所采用的襯底的厚度與實際溝槽型MOS器件中襯底的厚度相等。
[0015]作為本發(fā)明的溝槽型MOS器件的導通電阻的仿真分析方法的一種優(yōu)選方案，所述襯底為N型襯底，所述漂移區(qū)為N型漂移區(qū)，所述體區(qū)為P型體區(qū)，所述源區(qū)為N型源區(qū)。
[0016]進一步地，步驟4)及步驟5)中，高濃度摻雜的導電類型為N型。
[0017]作為本發(fā)明的溝槽型MOS器件的導通電阻的仿真分析方法的一種優(yōu)選方案，所述溝槽結構包括貫穿所述源區(qū)及漂移區(qū)的溝槽、結合于所述溝槽表面的柵氧層以及填充于所述柵氧層中的多晶硅層。
[0018]作為本發(fā)明 的溝槽型MOS器件的導通電阻的仿真分析方法的一種優(yōu)選方案，所述仿真分析方法中，各步驟對電流進行模擬時所加載的源極電壓、漏極電壓及柵極電壓均保
持一致。
[0019]如上所述，本發(fā)明提供一種溝槽型MOS器件的導通電阻的仿真分析方法，包括以下步驟:1)建立溝槽型MOS器件的第一模型，該第一模型包括依次層疊的襯底、漂移區(qū)、體區(qū)、源區(qū)，以及貫穿所述源區(qū)及漂移區(qū)的溝槽結構；2)對所述第一模型的電流進行模擬，計算出源漏電阻R1 ;3)將所述襯底去除形成第二模型，對所述第二模型的電流進行模擬，計算出第二模型的電阻R2,并獲得所述襯底的電阻R3=R1-R2 ；4)減薄所述漂移區(qū)，并對減薄后的漂移區(qū)進行高濃度摻雜形成第三模型，對所述第三模型的電流進行模擬，計算出第三模型的電阻R4，該電阻R4為溝道及源擴散電阻的總阻值；5)依據(jù)所述第一模型的電流模擬測出器件導通時電子累積層的厚度，將所述第三模型的漂移區(qū)的高濃度摻雜區(qū)域移至電子累積層以下形成第四模型，計算出第四模型的電阻R5，并獲得電子累積層的電阻R6=R5-R4AHf算出所述漂移區(qū)的電阻&=1?1-1?3-1?4-1?6。采用本發(fā)明的仿真分析方法可以直接有效地獲得襯底電阻，溝道電阻，積累層電阻和漂移區(qū)電阻，可以通過分析各部分電阻所占比率從而為器件優(yōu)化提供方向。
【專利附圖】

【附圖說明】
[0020]圖1顯示為本發(fā)明的溝槽型MOS器件的導通電阻的仿真分析方法的步驟流程示意圖。
[0021]圖2顯示為本發(fā)明的溝槽型MOS器件的導通電阻的仿真分析方法步驟I)及步驟
2)所采用的器件模型結構示意圖。
[0022]圖3顯示為本發(fā)明的溝槽型MOS器件的導通電阻的仿真分析方法步驟3)所采用的器件模型結構示意圖。
[0023]圖4顯示為本發(fā)明的溝槽型MOS器件的導通電阻的仿真分析方法步驟4)所采用的器件模型結構示意圖。
[0024]圖5顯示為本發(fā)明的溝槽型MOS器件的導通電阻的仿真分析方法步驟5)所采用的器件模型結構示意圖。
[0025]元件標號說明
[0026]101襯底
[0027]102漂移區(qū)
[0028]103體區(qū)
[0029]104源區(qū)
[0030]105溝槽結構
[0031]106高濃度摻雜區(qū)域
[0032]107電子累積層
[0033]Sll~S16步驟I)~步驟6)
【具體實施方式】
[0034]以下通過特定的具體實例說明本發(fā)明的實施方式，本領域技術人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節(jié)也可以基于不同觀點與應用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。
[0035]請參閱圖1~圖5。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構想，遂圖式中僅顯示與本發(fā)明中有關的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復雜。
[0036]如圖1~圖5所示，本實施例提供一種溝槽型MOS器件的導通電阻的仿真分析方法，包括以下步驟:
[0037]如圖1~圖2所示，首先進行步驟I) S11，建立溝槽型MOS器件的第一模型，該第一模型包括依次層疊的襯底101、漂移區(qū)102、體區(qū)103、源區(qū)104，以及貫穿所述源區(qū)104及漂移區(qū)102的溝槽結構105。
[0038]在本實施例中，所述仿真分析方法所采用的仿真工具為TCAD仿真工具。當然，其它的仿真工具也適用于本發(fā)明，因此，并不限定于此。
[0039]作為示例，所述第一模型所采用的襯底101的厚度與實際溝槽型MOS器件中襯底101的厚度相等。由于對低壓器件而言，襯底101的電阻可能占整個器件電阻的20%以上，因此，在第一模型中所采用的襯底101的厚度與實際溝槽型MOS器件中襯底101的厚度相等，不只取很小的襯底101厚度而忽略襯底101電阻，可以極大程度地使模擬更真實地反應實際器件的各部分電阻，具有更好的指導性作用。
[0040]作為示例，所述溝槽結構105包括貫穿所述源區(qū)104及漂移區(qū)102的溝槽、結合于所述溝槽表面的柵氧層以及填充于所述柵氧層中的多晶硅層。
[0041]在本實施例中，所述襯底101為N型襯底,所述漂移區(qū)102為N型漂移區(qū),所述體區(qū)103為P型體區(qū)，所述源區(qū)104為N型源區(qū)。
[0042] 在本實施例中，采用30V的溝槽型MOS器件工藝進行仿真分析，該溝槽型MOS器件采用厚度為5.15um，電阻率為0.33ohmcm的外延層，以及厚度為150um，電阻率為
0.0015ohmcm的襯底，作為器件的基底，所述漂移區(qū)102、體區(qū)103、源區(qū)104及溝槽結構105形成于所述外延層，另外，所述襯底101的底部形成有漏極。
[0043]如圖1?圖2所示，然后進行步驟2) S12，對所述第一模型的電流進行模擬，計算出源漏電阻Ri。
[0044]作為示例，對所述第一模型的電流進行模擬時，對源極加載的電壓為0V，對漏極加載的電壓為0.1V，對柵極加載的電壓為O?IOV的漸變電壓，根據(jù)上述加載電壓獲得源漏之間的電流曲線后，計算出源漏電阻I。對于本實施例中所建立的第一模型，獲得源漏電阻札為2898.6歐姆。
[0045]如圖1及圖3所示，接著進行步驟3) S13，將所述襯底101去除形成第二模型，對所述第二模型的電流進行模擬，計算出第二模型的電阻R2，并獲得所述襯底101的電阻R3=RfR2。
[0046]作為示例，對所述第二模型的電流進行模擬時，對源極加載的電壓為0V，對漏極加載的電壓為0.1V，對柵極加載的電壓為O?IOV的漸變電壓，根據(jù)上述加載電壓獲得源漏之間的電流曲線后，計算出第二模型的電阻R2，即可獲得所述襯底101的電阻R3=R「R2。對于本實施例中所建立的第二模型，獲得的襯底101的電阻為734.1歐姆。
[0047]需要說明的是，對于所述第二模型，加載漏極電壓的區(qū)域為去除襯底101后的漂移區(qū)102的底部。
[0048]如圖1及圖4所示，然后進行步驟4)S14，減薄所述漂移區(qū)102，并對減薄后的漂移區(qū)102進行高濃度摻雜形成第三模型，對所述第三模型的電流進行模擬，計算出第三模型的電阻R4，該電阻R4為溝道及源擴散電阻的總阻值。
[0049]作為示例，所述高濃度摻雜的導電類型為N型。
[0050]在本實施例中，截取掉溝槽結構105下方0.4um以下部分的漂移區(qū)102，對減薄后的漂移區(qū)102進行背面注入大劑量的N型摻雜，形成高濃度摻雜區(qū)域106，使得器件溝道下方具有較高的摻雜濃度并且不改變溝道的摻雜情況，形成第三模型，此做法的目的是將溝道下方漂移區(qū)102的電阻極大程度地降低，達到其電阻基本可以忽略不計地目的。
[0051 ] 作為示例，對所述第三模型的電流進行模擬時，對源極加載的電壓為0V，對漏極加載的電壓為0.1V，對柵極加載的電壓為O?IOV的漸變電壓，根據(jù)上述加載電壓獲得源漏之間的電流曲線后，計算出第三模型的電阻R4，該電阻R4為溝道及源擴散電阻的總阻值。對于本實施例中的第三模型，獲得的溝道及源擴散電阻的總阻值為1336.9歐姆。
[0052]需要說明的是，對于所述第三模型，加載漏極電壓的區(qū)域為去除減薄后的漂移區(qū)102的底部。
[0053]如圖1及圖5所示，接著進行步驟5)S15，依據(jù)所述第一模型的電流模擬測出器件導通時電子累積層107的厚度，將所述第三模型的漂移區(qū)102的高濃度摻雜區(qū)域106移至電子累積層107以下形成第四模型，對所述第四模型的電流進行模擬，計算出第四模型的電阻R5,并獲得電子累積層107的電阻R6=R5_R4。
[0054]作為示例，所述高濃度摻雜的導電類型為N型。
[0055]作為示例，對所述第四模型的電流進行模擬時，對源極加載的電壓為0V，對漏極加載的電壓為0.1V，對柵極加載的電壓為O?IOV的漸變電壓，根據(jù)上述加載電壓獲得源漏之間的電流曲線后，計算出第四模型的電阻R5，即可獲得電子累積層107的電阻R6=R5-R415對于本實施例中的第四模型，獲得的電子累積層107的電阻R6為257.5歐姆。
[0056]需要說明的是，對于所述第四模型，加載漏極電壓的區(qū)域為去除減薄后的漂移區(qū)102的底部。
[0057]如圖1所示，最后進行步驟6) S16，計算出所述漂移區(qū)102的電阻R7=R1-R3-R4-Rp在本實施例中，所述漂移區(qū)102的電阻R7計算為570.1歐姆。
[0058]至此，通過本實施例的仿真分析方法，獲得了溝槽型MOS器件各部分的電阻，包括襯底101電阻、的溝道及源擴散電阻的總電阻、電子累積層107的電阻以及漂移區(qū)102的電阻，可以看出，溝道及源擴散電阻的總電阻占源漏電阻的46%，所以要對該溝槽型MOS器件的導通電阻進行優(yōu)化最有效的方法就是減小溝道電阻。
[0059]需要說明的是，上述仿真分析方法不僅適用于溝槽型MOS器件(Trench M0S);還適用于如溝槽型絕緣柵雙極型晶體管(IGBT)、及溝槽型CoolMOS等器件中，且并不限定于上述所列舉的幾種。
[0060]如上所述，本發(fā)明提供一種溝槽型MOS器件的導通電阻的仿真分析方法，包括以下步驟:1)建立溝槽型MOS器件的第一模型，該第一模型包括依次層疊的襯底101、漂移區(qū)102、體區(qū)103、源區(qū)104，以及貫穿所述源區(qū)104及漂移區(qū)102的溝槽結構105 ;2)對所述第一模型的電流進行模擬，計算出源漏電阻R1 ;3)將所述襯底101去除形成第二模型，對所述第二模型的電流進行模擬，計算出第二模型的電阻R2，并獲得所述襯底101的電阻R3=R1-R2;
4)減薄所述漂移區(qū)102，并對減薄后的漂移區(qū)102進行高濃度摻雜形成第三模型，對所述第三模型的電流進行模擬，計算出第三模型的電阻R4，該電阻R4為溝道及源擴散電阻的總阻值；5)依據(jù)所述第一模型的電流模擬測出器件導通時電子累積層107的厚度，將所述第三模型的漂移區(qū)102的高濃度摻雜區(qū)域106移至電子累積層107以下形成第四模型，計算出第四模型的電阻R5，并獲得電子累積層107的電阻R6=R5-R4 ;6)計算出所述漂移區(qū)102的電阻R7=R1-R3-R4-Rp采用本發(fā)明的仿真分析方法可以直接有效地獲得襯底101電阻，溝道電阻，積累層電阻和漂移區(qū)102電阻，可以通過分析各部分電阻所占比率從而為器件優(yōu)化提供方向。所以，本發(fā)明有效克服了現(xiàn)有技術中的種種缺點而具高度產(chǎn)業(yè)利用價值。
[0061]上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬【技術領域】中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發(fā)明的權利要求所涵蓋。
【權利要求】
1.一種溝槽型MOS器件的導通電阻的仿真分析方法，其特征在于，包括以下步驟: 1)建立溝槽型MOS器件的第一模型，該第一模型包括依次層疊的襯底、漂移區(qū)、體區(qū)、源區(qū)，以及貫穿所述源區(qū)及漂移區(qū)的溝槽結構； 2)對所述第一模型的電流進行模擬，計算出源漏電阻R1； 3)將所述襯底去除形成第二模型，對所述第二模型的電流進行模擬，計算出第二模型的電阻R2,并獲得所述襯底的電阻R3=R1-R2 ； 4)減薄所述漂移區(qū)，并對減薄后的漂移區(qū)進行高濃度摻雜形成第三模型，對所述第三模型的電流進行模擬，計算出第三模型的電阻R4,該電阻R4為溝道及源擴散電阻的總阻值； 5)依據(jù)所述第一模型的電流模擬測出器件導通時電子累積層的厚度，將所述第三模型的漂移區(qū)的高濃度摻雜區(qū)域移至電子累積層以下形成第四模型，對所述第四模型的電流進行模擬，計算出第四模型的電阻R5，并獲得電子累積層的電阻R6=R5-R4; 6)計算出所述漂移區(qū)的電阻R7=R1-R3-R4-Rp
2.根據(jù)權利要求1所述的溝槽型MOS器件的導通電阻的仿真分析方法，其特征在于:所述仿真分析方法所采用的仿真工具為TCAD仿真工具。
3.根據(jù)權利要求1所述的溝槽型MOS器件的導通電阻的仿真分析方法，其特征在于:所述第一模型所采用的襯底的厚度與實際溝槽型MOS器件中襯底的厚度相等。
4.根據(jù)權利要求1所述的溝槽型MOS器件的導通電阻的仿真分析方法，其特征在于:所述襯底為N型襯底，所述漂移區(qū)為N型漂移區(qū)，所述體區(qū)為P型體區(qū)，所述源區(qū)為N型源區(qū)。
5.根據(jù)權利要求4所述的溝槽型MOS器件的導通電阻的仿真分析方法，其特征在于:步驟4)及步驟5)中，高濃度摻雜的導電類型為N型。
6.根據(jù)權利要求1所述的溝槽型MOS器件的導通電阻的仿真分析方法，其特征在于:所述溝槽結構包括貫穿所述源區(qū)及漂移區(qū)的溝槽、結合于所述溝槽表面的柵氧層以及填充于所述柵氧層中的多晶硅層。
7.根據(jù)權利要求1所述的溝槽型MOS器件的導通電阻的仿真分析方法，其特征在于:所述仿真分析方法中，各步驟對電流進行模擬時所加載的源極電壓、漏極電壓及柵極電壓均保持一致。
【文檔編號】G06F17/50GK103902761SQ201410086317
【公開日】2014年7月2日 申請日期:2014年3月10日 優(yōu)先權日:2014年3月10日
【發(fā)明者】王艷穎, 鄭澤人, 彭宇 申請人:中航（重慶）微電子有限公司