一種fpga多功能項(xiàng)動(dòng)態(tài)加載系統(tǒng)及其方法
【專(zhuān)利摘要】本發(fā)明提供了一種FPGA多功能項(xiàng)動(dòng)態(tài)加載系統(tǒng)及其方法。利用FPGA+CPLD+DSP的硬件架構(gòu)以及高速串行RapidIO接口，通過(guò)命令控制字實(shí)現(xiàn)功能項(xiàng)的動(dòng)態(tài)加載，通過(guò)高速串口數(shù)據(jù)通道實(shí)現(xiàn)功能項(xiàng)的高速動(dòng)態(tài)加載及功能項(xiàng)更新?？梢栽诓煌h(huán)境、不同需求下進(jìn)行多功能項(xiàng)高速、靈活地動(dòng)態(tài)加載以及升級(jí)更新。
【專(zhuān)利說(shuō)明】 —種FPGA多功能項(xiàng)動(dòng)態(tài)加載系統(tǒng)及其方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種FPGA多功能項(xiàng)動(dòng)態(tài)加載系統(tǒng)及其方法，特別是涉及一種適用于雷達(dá)以及通信等領(lǐng)域嵌入式硬件處理平臺(tái)的FPGA多功能項(xiàng)動(dòng)態(tài)加載系統(tǒng)及其方法。
【背景技術(shù)】
[0002]與半定制專(zhuān)用集成電路(ASIC)相比，隨著技術(shù)的進(jìn)步，現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的集成度、復(fù)雜度和面積優(yōu)勢(shì)使其日益成為一種頗具吸引力的高性?xún)r(jià)比ASIC替代方案，其具有高速性和靈活性使得在雷達(dá)、通信以及綜合航電系統(tǒng)中廣泛應(yīng)用。目前以FPGA和DSP為架構(gòu)的嵌入式硬件處理平臺(tái)在雷達(dá)以及通信等領(lǐng)域得到廣泛應(yīng)用，但在多任務(wù)系統(tǒng)中，這種架構(gòu)的硬件就不能滿足其需求，需要大量的硬件提供保障，因此出現(xiàn)了 FPGA動(dòng)態(tài)加載技術(shù)。
[0003]目前動(dòng)態(tài)加載技術(shù)主流應(yīng)用的FPGA加載方式是采用外掛并行FLASH存儲(chǔ)器或者同步串行接口等進(jìn)行動(dòng)態(tài)加載。無(wú)論是哪種方式，在較大規(guī)模的使用環(huán)境下都無(wú)法提供很好的下載速度，滿足不了靈活多樣的應(yīng)用需求。
[0004]現(xiàn)有的一些方案中還有如下一些缺點(diǎn):
一.已有方案中，F(xiàn)PGA不僅要完成功能項(xiàng)工作還要具備升級(jí)程序時(shí)對(duì)更新的映像文件進(jìn)行校驗(yàn)，并且對(duì)校驗(yàn)結(jié)果進(jìn)行處理，這就耗費(fèi)了本就緊張的FPGA邏輯資源，在大型工程中，F(xiàn)PGA資源就不夠，從而影響功能項(xiàng)的正常運(yùn)行。
[0005]二.已有方案中，只有一個(gè)FLASH，容錯(cuò)能力不夠，如果FLASH出問(wèn)題，整個(gè)系統(tǒng)無(wú)法正常工作。
[0006]三.已有方案中，使用一個(gè)接口連接上位機(jī)，如果接口出問(wèn)題，整個(gè)系統(tǒng)無(wú)法正常更新升級(jí)及動(dòng)態(tài)加載。

【發(fā)明內(nèi)容】

[0007]本發(fā)明要解決的技術(shù)問(wèn)題是提供一種解決在不同環(huán)境、不同需求下的多功能項(xiàng)高速、靈活地動(dòng)態(tài)加載以及升級(jí)更新問(wèn)題的FPGA多功能項(xiàng)動(dòng)態(tài)加載系統(tǒng)及其方法。
[0008]本發(fā)明米用的技術(shù)方案如下:一種FPGA多功能項(xiàng)動(dòng)態(tài)加載系統(tǒng),其特征在于,包括依次相連的主控模塊、FPGA模塊、CPLD模塊和DSP模塊；所述DSP模塊又分別與FLASH模塊和DDR模塊相連。
[0009]作為優(yōu)選，還包括與FPGA模塊相連的EEROM模塊。
[0010]作為優(yōu)選，所述FPGA模塊通過(guò)兩路串行接口與CPLD模塊相連。
[0011]作為優(yōu)選，所述兩路串行接口為RapidIO接口。
[0012]一種FPGA多功能項(xiàng)動(dòng)態(tài)加載方法，具體方法步驟為:步驟一、系統(tǒng)上電，F(xiàn)PGA加載EEPROM內(nèi)的通用程序；步驟二、主控模塊根據(jù)需求向FPGA發(fā)送動(dòng)態(tài)加載控制字；步驟三、FPGA收到控制字發(fā)送給DSP解析；步驟四、DSP解析后判斷控制字是否為動(dòng)態(tài)加載字，否則返回步驟二，是則進(jìn)入下一步；步驟五、DSP根據(jù)控制字的值判斷需要加載的功能項(xiàng)類(lèi)型是否屬于預(yù)設(shè)類(lèi)型，否則不執(zhí)行任何操作，是則根據(jù)需要加載的功能項(xiàng)類(lèi)型加載FLASH內(nèi)相應(yīng)的bin文件到FPGA，實(shí)現(xiàn)功能重構(gòu)。
[0013]作為優(yōu)選，所述步驟三中，F(xiàn)PGA收到控制字不做判斷直接發(fā)送給DSP解析。
[0014]作為優(yōu)選，所述步驟還包括，執(zhí)行完步驟一之后，A、主控模塊根據(jù)需要向FPGA發(fā)送程序更新控制字；B、FPGA收到控制字發(fā)送給DSP解析；C、DSP解析后判斷控制字是否為程序更新字，否則返回步驟A，是則進(jìn)入下一步；D、DSP根據(jù)控制字的值判斷需要更新的功能項(xiàng)程序類(lèi)型是否屬于預(yù)設(shè)程序類(lèi)型，否則不執(zhí)行任何操作，是則執(zhí)行下一步；E、DSP把需要更新的程序存儲(chǔ)在FLASH相應(yīng)的地址內(nèi)并覆蓋以前的老版本程序。
[0015]作為優(yōu)選，所述步驟B中，F(xiàn)PGA收到控制字不做處理直接發(fā)送給DSP解析。[0016]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是:可以在不同環(huán)境、不同需求下進(jìn)行多功能項(xiàng)高速、靈活地動(dòng)態(tài)加載以及升級(jí)更新。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0017]圖1為本發(fā)明其中一實(shí)施例的系統(tǒng)原理不意圖。
[0018]圖2為圖1所示實(shí)施例中不需更新程序的情況下的流程示意圖。
[0019]圖3為圖1所示實(shí)施例中需要更新程序的情況下的流程示意圖。
【具體實(shí)施方式】
[0020]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0021]本說(shuō)明書(shū)(包括任何附加權(quán)利要求、摘要和附圖)中公開(kāi)的任一特征，除非特別敘述，均可被其他等效或者具有類(lèi)似目的的替代特征加以替換。即，除非特別敘述，每個(gè)特征只是一系列等效或類(lèi)似特征中的一個(gè)例子而已。
[0022]一種FPGA多功能項(xiàng)動(dòng)態(tài)加載系統(tǒng)，包括依次相連的主控模塊、FPGA模塊、CPLD模塊和DSP模塊；所述DSP模塊又分別與FLASH模塊和DDR模塊相連。
[0023]還包括與FPGA模塊相連的EEROM模塊。FPGA—方面通過(guò)橋接方式把與DSP相連的FLASH作為自己的存儲(chǔ)器，另一方面配一個(gè)單獨(dú)的EEPROM用于存儲(chǔ)上電運(yùn)行的通用程序以及當(dāng)做備用存儲(chǔ)器，使用靈活，提高系統(tǒng)的容錯(cuò)率。
[0024]所述FPGA模塊通過(guò)兩路串行接口與CPLD模塊相連；所述兩路串行接口為RapidIO接口，一個(gè)命令通道和一個(gè)數(shù)據(jù)傳輸通道。相比現(xiàn)在的串口傳輸方式，大大提升了加載速度及配置的靈活性；傳輸動(dòng)態(tài)加載的控制命令和程序升級(jí)更新數(shù)據(jù)的接口分開(kāi)，使用兩路高速串行RapidIO接口，并且可以根據(jù)不同情況而作修改，使系統(tǒng)更加靈活、穩(wěn)定可
O
[0025]在系統(tǒng)具有命令控制和數(shù)據(jù)更新兩個(gè)獨(dú)立的高速串行RapidIO接口與主控連接；根據(jù)產(chǎn)品功能需求，生成待加載的不同功能項(xiàng)的bin文件；將bin文件寫(xiě)入FLASH中生成映像文件；生成包含同主控模塊通信及動(dòng)態(tài)加載的通用功能程序文件；將通用程序固化到FPGA相連的EEPROM中；根據(jù)主控發(fā)送的命令，DSP核心處理器通過(guò)總線以并行傳輸?shù)姆绞綄⑺鑒in文件動(dòng)態(tài)加載到FPGA芯片中，并且支持通過(guò)4倍串行RapidIO接口實(shí)時(shí)高速傳輸加載新的功能項(xiàng)。
[0026]一種FPGA多功能項(xiàng)動(dòng)態(tài)加載方法，具體方法步驟為:步驟一、系統(tǒng)上電，F(xiàn)PGA加載EEPROM內(nèi)的通用程序；步驟二、主控模塊根據(jù)需求向FPGA發(fā)送動(dòng)態(tài)加載控制字；步驟三、FPGA收到控制字發(fā)送給DSP解析；步驟四、DSP解析后判斷控制字的第6字節(jié)值是否為動(dòng)態(tài)加載字，否則返回步驟二，是則進(jìn)入下一步；步驟五、DSP根據(jù)控制字的第8字節(jié)的值判斷需要加載的功能項(xiàng)類(lèi)型是否屬于預(yù)設(shè)類(lèi)型，否則不執(zhí)行任何操作，是則根據(jù)需要加載的功能項(xiàng)類(lèi)型加載FLASH內(nèi)相應(yīng)的bin文件到FPGA，實(shí)現(xiàn)功能重構(gòu)。
[0027]所述步驟三中，F(xiàn)PGA收到控制字不做判斷直接發(fā)送給DSP解析。在動(dòng)態(tài)加載過(guò)程中，F(xiàn)PGA基本無(wú)處理工作，其原本的功能項(xiàng)照常運(yùn)行，主要工作都放在CPLD和DSP里面，節(jié)約FPGA資源的開(kāi)銷(xiāo)。
[0028]所述步驟還包括，執(zhí)行完步驟一之后，A、主控模塊根據(jù)需要向FPGA發(fā)送程序更新控制字；B、FPGA收到控制字發(fā)送給DSP解析；C、DSP解析后判斷控制字的第6字節(jié)值是否為程序更新字，否則返回步驟A，是則進(jìn)入下一步；D、DSP根據(jù)控制字的第8字節(jié)的值判斷需要更新的功能項(xiàng)程序類(lèi)型是否屬于預(yù)設(shè)程序類(lèi)型，否則不執(zhí)行任何操作，是則執(zhí)行下一步；E、DSP把需要更新的程序存儲(chǔ)在FLASH相應(yīng)的地址內(nèi)并覆蓋以前的老版本程序。
[0029]所述步驟B中，F(xiàn)PGA收到控制字不做處理直接發(fā)送給DSP解析。在動(dòng)態(tài)加載過(guò)程中，F(xiàn)PGA基本無(wú)處理工作，其原本的功能項(xiàng)照常運(yùn)行，主要工作都放在CPLD和DSP里面，節(jié)約FPGA資源的開(kāi)銷(xiāo)。
【權(quán)利要求】
1.一種FPGA多功能項(xiàng)動(dòng)態(tài)加載系統(tǒng)，其特征在于:包括依次相連的主控模塊、FPGA模塊、CPLD模塊和DSP模塊；所述DSP模塊又分別與FLASH模塊和DDR模塊相連。
2.根據(jù)權(quán)利要求1所述的動(dòng)態(tài)加載系統(tǒng)，其特征在于:還包括與FPGA模塊相連的EEROM模塊。
3.根據(jù)權(quán)利要求1所述的動(dòng)態(tài)加載系統(tǒng)，其特征在于:所述FPGA模塊通過(guò)兩路串行接口與CPLD模塊相連。
4.根據(jù)權(quán)利要求3所述的動(dòng)態(tài)加載系統(tǒng)，其特征在于:所述兩路串行接口為RapidIO接口。
5.一種FPGA多功能項(xiàng)動(dòng)態(tài)加載方法，具體方法步驟為:步驟一、系統(tǒng)上電，F(xiàn)PGA加載EEPROM內(nèi)的通用程序；步驟二、主控模塊根據(jù)需求向FPGA發(fā)送動(dòng)態(tài)加載控制字；步驟三、FPGA收到控制字發(fā)送給DSP解析；步驟四、DSP解析后判斷控制字是否為動(dòng)態(tài)加載字，否則返回步驟二，是則進(jìn)入下一步；步驟五、DSP根據(jù)控制字的值判斷需要加載的功能項(xiàng)類(lèi)型是否屬于預(yù)設(shè)類(lèi)型，否則不執(zhí)行任何操作，是則根據(jù)需要加載的功能項(xiàng)類(lèi)型加載FLASH內(nèi)相應(yīng)的bin文件到FPGA，實(shí)現(xiàn)功能重構(gòu)。
6.根據(jù)權(quán)利要求5所述的動(dòng)態(tài)加載方法，所述步驟三中，F(xiàn)PGA收到控制字不做判斷直接發(fā)送給DSP解析。
7.根據(jù)權(quán)利要求5或6所述的動(dòng)態(tài)加載方法，所述步驟還包括，執(zhí)行完步驟一之后，A、主控模塊根據(jù)需要向FPGA發(fā)送程序更新控制字；B、FPGA收到控制字發(fā)送給DSP解析；C、DSP解析后判斷控制字是否為程序更新字，否則返回步驟A，是則進(jìn)入下一步；D、DSP根據(jù)控制字的值判斷需要更新的功能項(xiàng)程序類(lèi)型是否屬于預(yù)設(shè)程序類(lèi)型，否則不執(zhí)行任何操作，是則執(zhí)行下一步；E、DSP把需要更新的程序存儲(chǔ)在FLASH相應(yīng)的地址內(nèi)并覆蓋以前的老版本程序。
8.根據(jù)權(quán)利要求7所述的動(dòng)態(tài)加載方法，所述步驟B中，F(xiàn)PGA收到控制字不做處理直接發(fā)送給DSP解析。
【文檔編號(hào)】G06F9/445GK103885804SQ201410103752
【公開(kāi)日】2014年6月25日 申請(qǐng)日期:2014年3月20日 優(yōu)先權(quán)日:2014年3月20日
【發(fā)明者】楊志坤, 吳敏, 祖翔宇, 周文勝 申請(qǐng)人:四川九洲電器集團(tuán)有限責(zé)任公司, 中國(guó)航空無(wú)線電電子研究所