一種事件順序記錄測試信號產(chǎn)生系統(tǒng)及其產(chǎn)生方法
【專利摘要】一種事件順序記錄測試信號產(chǎn)生系統(tǒng)及其產(chǎn)生方法，該系統(tǒng)包含CPU、雙端口RAM、數(shù)字集成電路CPLD以及高精度晶體振蕩器，數(shù)字集成電路CPLD包括地址產(chǎn)生器、指令數(shù)據(jù)緩沖區(qū)和解碼器，其一端連接能訪問雙端口RAM的地址數(shù)據(jù)總線，而另一端連接到接口電路，其中該地址產(chǎn)生器和指令數(shù)據(jù)緩沖區(qū)讀取雙端口RAM中的指令，通過解碼器連接到接口電路，CPU通過地址數(shù)據(jù)總線訪問雙端口RAM。通過CPU運行ROM軟件，把需要輸出的變?yōu)樾蛄芯幋a成指令數(shù)據(jù)，而把該數(shù)據(jù)通過數(shù)據(jù)集成電路進行解碼并發(fā)送到計數(shù)器和變位器，完成I/O輸出，且過程中不需要最小的時間間隔，能滿足對SOE進行測試的要求，且其精度也能滿足智能變電站報文記錄裝置的性能要求。
【專利說明】一種事件順序記錄測試信號產(chǎn)生系統(tǒng)及其產(chǎn)生方法
[0001]【【技術(shù)領(lǐng)域】】
本發(fā)明涉及電力系統(tǒng)的SOE信號的測試裝置，所謂的SOE是指事件順序記錄，該發(fā)明涉及測試裝置及測試信號產(chǎn)生的方法。
[0002]【【背景技術(shù)】】 SOE即Sequence of Event, SOE系統(tǒng)就是所謂的事件順序記錄系統(tǒng),在絕大部分的智能電力設(shè)備中，用來記錄故障發(fā)生的時間和事件的類型的系統(tǒng)。是各種自動控制系統(tǒng)中用于異常、故障記錄的子系統(tǒng)。它記錄異常事件發(fā)生的時間、首發(fā)事件和連鎖發(fā)生事件的間隔順序，是系統(tǒng)故障分析的重要依據(jù)。對于SOE系統(tǒng)來說，為了精確的分辨出各個重要信號的先后，SOE記錄必須達到Ims甚至更小的分辨率。很多事故分析表明:S0E系統(tǒng)在經(jīng)過長時間運行后可能會出現(xiàn)通道失靈、漏記、錯記等現(xiàn)象，在故障分析時就很難確定事故原因，無法正確判斷首發(fā)事件點，因此有必要對SOE系統(tǒng)進行測試。
[0003]SOE系統(tǒng)的工作原理:按一定的時間間隔(通常為Ims)檢測輸入通道的接點狀態(tài)，一旦發(fā)生變位(輸入信號發(fā)生電平變化)，按此間隔時間順序記錄此后發(fā)生的其它連鎖事件。
[0004]測試SOE就是模擬事件發(fā)生的現(xiàn)象，按照精確的時間順序產(chǎn)生一系列的測試信號，驗證SOE系統(tǒng)對測試信號變化的識別情況。以此來檢測SOE系統(tǒng)是否處于正常工作狀態(tài)。
[0005]現(xiàn)有的測試方案是采用以下方式進行:S0E測試系統(tǒng)根據(jù)用戶的測試方案，按照預(yù)先的時間間隔，依次產(chǎn)生DO的變位信號輸入到SOE系統(tǒng)，然后通過串口 /網(wǎng)絡(luò)通信方式讀取SOE系統(tǒng)的記錄，判斷記錄的時間是否精準，順序是否正確。使用常規(guī)的測量工具和儀器無法對SOE系統(tǒng)進行方便的測量校驗，市場上存在專業(yè)的SOE測試設(shè)備基本上是采用CPU軟件控制的方法產(chǎn)生測試信號，如圖2所示:CPU運行ROM中的軟件，使用CPU的時鐘電路(CRYSTAL)和內(nèi)部定時器，開始測試時，根據(jù)首次動作的時間延時計算定時器的數(shù)值并賦值給內(nèi)部定時器，開始計時；當(dāng)定時器產(chǎn)生中斷(定時到達)后，把對應(yīng)的I/O輸出變位，同時開始下一個動作的計時，直到所有的I/O輸出結(jié)束。
[0006]這種設(shè)計的缺點:首先CPU的時鐘電路對精度的要求比較低；其次，采用中斷的方式，當(dāng)定時器發(fā)生中斷的時候，CPU可能正在處理其他的程序，需要運行完一條完整的指令后才會響應(yīng)中斷信號，進入中斷處理程序后也要先保存中斷前的狀態(tài)以便處理中斷完成后能夠繼續(xù)原來的程序，這就給I/o操作帶來不確定的時延；再次，中斷處理也要耗費一個最小時間(取決于CPU的處理速度以及軟件的復(fù)雜程度)，就是說不同I/O的輸出之間一定要有一個“最小時間間隔”要求，因此如果需要測試的是小時間間隔事件時，該方式就基本上無能為力了。
[0007]以上所描述的采用專業(yè)軟件運行程序?qū)OE系統(tǒng)進行測試的方式，總的來說，從設(shè)計功能上而言能夠滿足對SOE進行測試的要求，但其I/O輸出的存在一個最小間隔時間，一般大于100 μ S。這一精度雖能對常規(guī)變電站的自動化裝置的SOE性能(要求精度< Ims)進行測試，但不能滿足對智能變電站報文記錄裝置SOE性能(要求精度< I μ s)進行精度測試。
[0008]【
【發(fā)明內(nèi)容】
】
本發(fā)明針對以上情況提出了一種事件順序記錄測試信號產(chǎn)生系統(tǒng)，該系統(tǒng)能夠產(chǎn)生高精度的測試信號，且無最小時間間隔要求，可以滿足對被測試設(shè)備SOE進行高精度測試的需求。
[0009]一種測試信號產(chǎn)生系統(tǒng)，該系統(tǒng)包含CPU、雙端口 RAM (DualPort RAM)、數(shù)字集成電路CPLD以及高精度晶體振蕩器，該CPU通過地址數(shù)據(jù)總線訪問雙端口 RAM，數(shù)字集成電路CPLD包括地址產(chǎn)生器、指令數(shù)據(jù)緩沖區(qū)和解碼器，其一端連接能訪問雙端口 RAM的地址數(shù)據(jù)總線，而另一端連接到接口電路，其中該地址產(chǎn)生器產(chǎn)生順序讀取的地址信號，指令數(shù)據(jù)緩沖區(qū)保持指令數(shù)據(jù)，并輸入解碼器，并最終通過解碼器連接到接口電路。
[0010]該解碼器分別分出多路輸出線路，連接到若干信號通道，每個信號通道包含一個計數(shù)器和一個變位控制器，該計數(shù)器的時鐘采用高精度晶體振蕩器的輸出時鐘。
[0011]一種測試信號產(chǎn)生方法包括以下步驟:CPU運行ROM中的軟件，把要輸出的I/O變位序列編碼成指令數(shù)據(jù)，該數(shù)據(jù)里面包含了時間、通道、變位信息、結(jié)束標志等；CPU把地址數(shù)據(jù)總線(BUS)寫入到雙端口 RAM中；數(shù)字集成電路CPLD中的地址產(chǎn)生器和指令數(shù)據(jù)緩沖區(qū)，按照“先入先出(FIFO)原則，即先寫入的數(shù)據(jù)先讀取，保證數(shù)據(jù)的順序不變的原則”的方式讀取雙端口 RAM中的指令數(shù)據(jù)，并輸入到解碼器(Decoder);解碼器解析指令數(shù)據(jù)中包含的時間、通道、變位信息，計算時間對應(yīng)的計數(shù)器值，把數(shù)值賦值到對應(yīng)通道的計數(shù)器；地址產(chǎn)生器累加，讀取 下一條指令數(shù)據(jù)，直到解碼器解析到結(jié)束標志，這樣所有的動作數(shù)據(jù)已經(jīng)保存到對應(yīng)的計數(shù)器中；在CPU控制的I/O信號控制下，所有的計數(shù)器開始同時計時，計數(shù)器的時鐘采用高精度晶體振蕩器輸出的高精度時鐘；當(dāng)某一通道的計數(shù)器預(yù)設(shè)時間到達時，該計數(shù)器輸出變位控制信號，使得對應(yīng)的I/O信號發(fā)生變位；1/0信號通過接口電路輸出DO信號，該信號輸入到SOE系統(tǒng)。
[0012]本發(fā)明的有益效果是:通過CPU運行ROM軟件，把需要輸出的變?yōu)樾蛄芯幋a成指令數(shù)據(jù)，而把該數(shù)據(jù)通過數(shù)據(jù)集成電路進行解碼并發(fā)送到計數(shù)器和變位器，完成I/o輸出，且過程中不需要最小的時間間隔，能滿足對SOE進行測試的要求，且其精度也能滿足智能變電站報文記錄裝置的性能要求。
[0013]【【專利附圖】

【附圖說明】】
圖1是本發(fā)明一實施例測試信號產(chǎn)生系統(tǒng)的框圖；
圖2是原有測試方式框圖。
[0014]【【具體實施方式】】
下面將結(jié)合本發(fā)明附圖和【具體實施方式】對本發(fā)明進行進一步的詳細說明。
[0015]一種SOE測試信號產(chǎn)生系統(tǒng)，該系統(tǒng)包含CPU、雙端口 RAM(DualPort RAM)、數(shù)字集成電路CPLD以及高精度晶體振蕩器，該CPU通過地址數(shù)據(jù)總線訪問雙端口 RAM，數(shù)字集成電路CPLD包括地址產(chǎn)生器、指令數(shù)據(jù)緩沖區(qū)和解碼器，其一端連接能訪問雙端口 RAM的地址數(shù)據(jù)總線，而另一端連接到接口電路，其中該地址產(chǎn)生器產(chǎn)生順序讀取的地址信號，指令數(shù)據(jù)緩沖區(qū)保持指令數(shù)據(jù)，并輸入解碼器，并最終通過解碼器連接到接口電路。
[0016]該解碼器分別分出多路輸出線路，連接到若干信號通道，每個信號通道包含一個計數(shù)器和一個變位控制器，該計數(shù)器的時鐘采用高精度晶體振蕩器的輸出時鐘。[0017]高精度晶體振蕩器產(chǎn)生時鐘信號(Clk)，是計數(shù)器使用的時鐘信號
計數(shù)器是一種電路，可以設(shè)初值，當(dāng)使能信號(EN)有效時，計數(shù)器會以時鐘信號Clk為周期進行減I計數(shù)，當(dāng)計數(shù)器的值到達O時(計數(shù)結(jié)束)，會產(chǎn)生一個變位輸出信號。變位控制器是帶觸發(fā)信號的門電路(Gate)，當(dāng)觸發(fā)信號變化時輸出有效的電平信號。計數(shù)器的變位輸出信號觸發(fā)變位控制器。
[0018]該解碼器解析數(shù)據(jù)中的端口信息(通道號)、時間信息，并通過控制總線將時間數(shù)據(jù)賦值到該端口對應(yīng)的計數(shù)器，這樣當(dāng)所有的時間數(shù)據(jù)都賦值給對應(yīng)的計數(shù)器后，通過CPU的IO信號同時使能(En)所有的計數(shù)器，計數(shù)器同時以相同的高精度時鐘信號開始計數(shù)，不同通道的計數(shù)器因為其初值不同依次到達計數(shù)結(jié)束，計數(shù)器的輸出接到變位控制器發(fā)出變位信號，通過CPLD的IO輸出到接口電路，轉(zhuǎn)換為測試所需要的有源或者無源接點信號供SOE系統(tǒng)使用。
[0019]一種測試信號產(chǎn)生方法包括以下步驟:CPU運行ROM中的軟件，把要輸出的I/O變位序列編碼成指令數(shù)據(jù)，該數(shù)據(jù)里面包含了時間、通道、變位信息、結(jié)束標志等；CPU把指令數(shù)據(jù)通過地址數(shù)據(jù)總線(BUS)寫入到雙端口 RAM中；數(shù)字集成電路CPLD中的地址產(chǎn)生器和指令數(shù)據(jù)緩沖區(qū)，按照“先入先出(FIFO)原則，即先寫入的數(shù)據(jù)先讀取，保證數(shù)據(jù)的順序不變的原則”的方式讀取雙端口 RAM中的指令數(shù)據(jù)，并輸入到解碼器(Decoder);解碼器解析指令數(shù)據(jù)中包含的時間、通道、變位信息，計算時間對應(yīng)的計數(shù)器值，把數(shù)值賦值到對應(yīng)通道的計數(shù)器；地址產(chǎn)生器累加，讀取下一條指令數(shù)據(jù)，直到解碼器解析到結(jié)束標志，這樣所有的變位動作數(shù)據(jù)已經(jīng)保存到對應(yīng)的計數(shù)器中；在CPU控制的I/O信號控制下，所有的計數(shù)器開始同時計時，計數(shù)器的時鐘采用高精度晶體振蕩器輸出的高精度時鐘；當(dāng)某一通道的計數(shù)器預(yù)設(shè)時間到達時，該計數(shù)器輸出變位控制信號，使得對應(yīng)的I/O信號發(fā)生變位；1/O信號通過接口電路輸出DO信號，該信號輸入到SOE系統(tǒng)。
[0020]比如，CPU運行ROM中的軟件，把要輸出的I/O變位序列編碼成指令數(shù)據(jù)，該指令數(shù)據(jù)里面包含了時間、通道、變位信息、結(jié)束標志等；時間是指發(fā)出變位信號的時間，通道是指對應(yīng)的I/o端口，結(jié)束標志是指該測測試的全部信號結(jié)束標志。CPU把指令數(shù)據(jù)通過地址數(shù)據(jù)總線(BUS)寫入到雙端口 RAM中；數(shù)字集成電路CPLD中的地址產(chǎn)生器和指令數(shù)據(jù)緩沖區(qū)，按照“先入先出(FIFO)原則，即先寫入的數(shù)據(jù)先讀取，保證數(shù)據(jù)的順序不變的原則”的方式讀取雙端口 RAM中的指令數(shù)據(jù)，并輸入到解碼器(Decoder);解碼器解析指令數(shù)據(jù)中包含的時間、通道、變位信息，計算時間對應(yīng)的計數(shù)器值，把數(shù)值賦值到對應(yīng)通道的計數(shù)器1、計數(shù)器2、計數(shù)器3……計數(shù)器X ;地址產(chǎn)生器累加，讀取下一條指令數(shù)據(jù)，直到解碼器解析到結(jié)束標志，這樣所有的變位動作數(shù)據(jù)已經(jīng)保存到對應(yīng)的計數(shù)器1、計數(shù)器2、計數(shù)器3……計數(shù)器N中，在CPU控制的I/O信號控制下，所有的計數(shù)器開始同時計時，計數(shù)器的時鐘采用高精度晶體振蕩器輸出的高精度時鐘；當(dāng)某一通道的計數(shù)器X的計數(shù)到達，該計數(shù)器X對應(yīng)的變位控制器輸出變位控制信號X，使得對應(yīng)的I/Ox信號發(fā)生變位；Ι/0χ信號通過接口電路輸出DOx信號，該信號輸入到SOE系統(tǒng)。
[0021]而SOE系統(tǒng)就可以捕捉到一系列變位后形成記錄；而CPU通過RS485串口總線于SOE系統(tǒng)通信，讀取SOE系統(tǒng)記錄，對比SOE系統(tǒng)的記錄就可以得到對于該SOE系統(tǒng)的測試結(jié)果。
[0022]雙端口 RAM是在一個SRAM存儲器上具有兩套完全獨立的數(shù)據(jù)線、地址線和讀寫控制線，并允許兩個獨立的系統(tǒng)同時對該存儲器進行隨機性的訪問。即共享式多端口存儲器。雙端口 RAM最大的特點是存儲數(shù)據(jù)共享。一個存儲器配備兩套獨立的地址、數(shù)據(jù)和控制線，允許兩個獨立的CPU或控制器同時異步地訪問存儲單元。雙端口 RAM可用于提高RAM的吞吐率，適用于作于實時的數(shù)據(jù)緩存。
[0023]CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標文件，通過下載電纜(“在系統(tǒng)”編程)將代碼傳送到目標芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。它具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設(shè)計制造成本低、標準產(chǎn)品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)(一般在10，000件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件。
[0024]本發(fā)明的有益效果是:通過CPU運行ROM軟件，把需要輸出的變?yōu)樾蛄芯幋a成指令數(shù)據(jù)，而把該數(shù)據(jù)通過數(shù)據(jù)集成電路進行解碼并發(fā)送到計數(shù)器和變位器，完成I/o輸出，且過程中不需要最小的時間間隔，能滿足對SOE進行測試的要求，且其精度也能滿足智能變電站報文記錄裝置的性能要求。
[0025]以上所述，僅是本發(fā)明較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的技術(shù)內(nèi)容做出些許變更或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術(shù)方案內(nèi)容，依據(jù)本發(fā)明技術(shù)是指對以上實施例所作的任何簡單修改、等同變化與修飾，均屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
【權(quán)利要求】
1.一種事件順序記錄測試信號產(chǎn)生系統(tǒng)，該系統(tǒng)包含CPU、雙端口 RAM、數(shù)字集成電路CPLD以及高精度晶體振蕩器，該CPU通過地址數(shù)據(jù)總線訪問雙端口 RAM，數(shù)字集成電路CPLD包括地址產(chǎn)生器、指令數(shù)據(jù)緩沖區(qū)和解碼器，其一端連接能訪問雙端口 RAM的地址數(shù)據(jù)總線，而另一端連接到接口電路，其中該地址產(chǎn)生器產(chǎn)生順序讀取的地址信號，指令數(shù)據(jù)緩沖區(qū)保持指令數(shù)據(jù)，并輸入解碼器，并最終通過解碼器連接到接口電路。
2.根據(jù)權(quán)利要求1所述事件順序記錄測試信號產(chǎn)生系統(tǒng)，其特征在于，該解碼器分別分出多路輸出線路，連接到若干信號通道，每個信號通道包含一個計數(shù)器和一個變位控制器，該計數(shù)器的時鐘采用高精度晶體振蕩器的輸出時鐘。
3.一種事件順序記錄測試信號產(chǎn)生方法，其特征在于，該方法包括以下步驟:CPU運行ROM中的軟件，把要輸出的I/O變位序列編碼成指令數(shù)據(jù)，該數(shù)據(jù)里面包含了時間、通道、變位信息、結(jié)束標志等；CPU把地址數(shù)據(jù)總線(BUS)寫入到雙端口 RAM中；數(shù)字集成電路CPLD中的地址產(chǎn)生器和指令數(shù)據(jù)緩沖區(qū)，按照“先入先出(FIFO)”的方式讀取雙口 RAM中的指令數(shù)據(jù)，并輸入到解碼器(Decoder);解碼器解析指令數(shù)據(jù)中包含的時間、通道、變位信息，計算時間對應(yīng)的計數(shù)器值，把數(shù)值賦值到對應(yīng)通道的計數(shù)器；地址產(chǎn)生器累加，讀取下一條指令數(shù)據(jù)，直到解碼器解析到結(jié)束標志，這樣所有的動作數(shù)據(jù)已經(jīng)保存到對應(yīng)的計數(shù)器中；在CPU控制的I/O信號控制下，所有的計數(shù)器開始同時計時，計數(shù)器的時鐘采用高精度晶體振蕩器輸出的高精度時鐘；當(dāng)某一通道的計數(shù)器預(yù)設(shè)時間到達時，該計數(shù)器輸出變位控制信號，使得對應(yīng)的I/O信號發(fā)生變位；I/O信號通過接口電路輸出DO信號，該信號輸入到SOE系統(tǒng)。
【文檔編號】G06F11/263GK104021059SQ201410171680
【公開日】2014年9月3日 申請日期:2014年4月26日 優(yōu)先權(quán)日:2014年4月26日
【發(fā)明者】高立克, 胥鳴, 王繼業(yè), 張奇, 陳德波, 梁朔, 周楊珺, 吳劍豪, 祝文姬, 吳智丁 申請人:廣西電網(wǎng)公司電力科學(xué)研究院, 深圳斯凱達控制技術(shù)有限公司