一種擴展集成電路總線iic的方法及設(shè)備的制作方法
【專利摘要】本發(fā)明提供一種擴展集成電路總線IIC的方法，所述方法通過處理器設(shè)置一個(n+1)位的數(shù)據(jù)寄存器，n為自然數(shù)；通過處理器設(shè)置(n+1)個二輸入或門，每一個二輸入或門的輸入端分別對應(yīng)數(shù)據(jù)寄存器的一個位，所述每一個二輸入或門的輸出端分別對應(yīng)一個第一IIC?Slave；通過IIC接口將所述(n+1)位的數(shù)據(jù)寄存器的其中一個位設(shè)置為低，將所述(n+1)位的數(shù)據(jù)寄存器的其他位設(shè)置為高，使得中央處理器CPU通過所述IIC接口訪問所述(n+1)位的數(shù)據(jù)寄存器的其中一個位對應(yīng)的第一IIC?Slave，從而實現(xiàn)在擴展IIC接口時，除需要CPU提供IIC接口外，不需要其他的控制信號，只需要擴展IIC接口的時鐘信號，IIC的擴展路數(shù)幾乎不受限制。
【專利說明】一種擴展集成電路總線I 1C的方法及設(shè)備

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及通信領(lǐng)域，尤其涉及到一種擴展集成電路總線IIC的方法及設(shè)備。

【背景技術(shù)】
[0002] 集成電路總線（Inter-Integrated Circuit, IIC)是由飛利浦半導(dǎo)體公司在二十 世紀(jì)八十年代初設(shè)計出來的，它是一種多向控制總線，也就是說多個芯片可以連接到同一 芯片結(jié)構(gòu)下，同時每個芯片都可以作為實施數(shù)據(jù)傳輸?shù)目刂圃?，這種方式大大簡化了信號 交互所需的信號線。IIC總線是串行結(jié)構(gòu)總線，由一根數(shù)據(jù)線、一根時鐘線構(gòu)成，由于其具有 占用器件管腳少、占用PCB空間少、主從器件間的互聯(lián)簡單、走線長度長（長達25英尺）等 優(yōu)點，所以其在通信設(shè)備領(lǐng)域的應(yīng)用越來越廣泛。
[0003] -個IIC主機下可以掛接多個IIC從器件，IIC從器件之間是通過器件地址來區(qū)分 的，所以在通常的應(yīng)用中，設(shè)計者會將IIC主機下掛接的每個從器件地址配置成唯一的，但 是某些IIC從器件的器件地址是不可配置的，而且一個系統(tǒng)中需要使用多個這種的IIC從 器件，這時若使用標(biāo)準(zhǔn)的IIC連接結(jié)構(gòu)，在通信過程中會造成沖突。
[0004] 為了實現(xiàn)一個IIC主機訪問多個器件地址相同的IIC從器件，通常有兩種方案：一 是使用專用的lie復(fù)用芯片進行IIC擴展，但是這種芯片的價格普遍較高，且擴展路數(shù)有限 (常見的是四路）；二是使用通用邏輯器件來搭建IIC時鐘切換電路，這種方案電路較為復(fù) 雜，且需要額外的控制信號來控制。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明實施例提供了一種擴展集成電路總線IIC的方法，旨在解決現(xiàn)有技術(shù)中擴 展lie所使用的電路復(fù)雜、擴展路數(shù)有限及成本較高的問題。
[0006] 第一方面，一種擴展集成電路總線IIC的方法，所述方法包括：
[0007] 通過處理器設(shè)置（n+1)個位的數(shù)據(jù)寄存器，η為自然數(shù)；
[0008] 通過處理器設(shè)置（n+1)個二輸入或門，每一個二輸入或門的輸入端分別對應(yīng)數(shù)據(jù) 寄存器的一個位，所述每一個二輸入或門的輸出端分別對應(yīng)一個第一 lie Slave ;
[0009] 通過IIC接口將所述（n+1)位的數(shù)據(jù)寄存器的其中一個位設(shè)置為低位，將所述 (n+1)位的數(shù)據(jù)寄存器的其他位設(shè)置為高位，使得中央處理器CPU通過所述IIC接口訪問所 述其中數(shù)據(jù)寄存器的一個位對應(yīng)的第一 IIC Slave。
[0010] 結(jié)合第一方面，在第一方面的第一種可能的實現(xiàn)方式中，所述每一個二輸入或門 的輸入端分別對應(yīng)數(shù)據(jù)寄存器的一個位，所述每一個二輸入或門的輸出端分別對應(yīng)一個第 一 IIC Slave，包括：
[0011] 所述每一個二輸入或門的一個輸入端連接到中央處理器CPU的IIC master的時 鐘線，另一個輸入端連接到所述數(shù)據(jù)寄存器相應(yīng)的位，所述每一個二輸入或門的輸出端連 接到對應(yīng)的IIC Slave。
[0012] 結(jié)合第一方面，在第一方面的第二種可能的實現(xiàn)方式中，所述lie接口包括IIC master 和第二 IIC Slave。
[0013] 結(jié)合第一方面，在第一方面的第三種可能的實現(xiàn)方式中，所述其中數(shù)據(jù)寄存器的 一個位對應(yīng)的IIC Slave -端連接所述二輸入或門的輸出端，另一端連接所述CPU的IIC master的數(shù)據(jù)線。
[0014] 結(jié)合第一方面或者第一方面的第一種可能的實現(xiàn)方式或者第一方面的第二種可 能的實現(xiàn)方式或者第一方面的第三種可能的實現(xiàn)方式，在第一方面的第四種可能的實現(xiàn)方 式中，所述處理器包括但不限于：復(fù)雜可編程邏輯器件CPLD、FPGA、單片機、CPU。
[0015] 第二方面，一種擴展集成電路總線lie的設(shè)備，所述設(shè)備包括：
[0016] 第一設(shè)置單元，用于通過處理器設(shè)置（n+1)個位的數(shù)據(jù)寄存器，η為自然數(shù)；
[0017] 第二設(shè)置單元，用于通過處理器設(shè)置（n+1)個二輸入或門，每一個二輸入或門的 輸入端分別對應(yīng)數(shù)據(jù)寄存器的一個位，所述每一個二輸入或門的輸出端分別對應(yīng)一個第一 IIC Slave ；
[0018] 第三設(shè)置單元，用于通過lie接口將所述（n+1)位的數(shù)據(jù)寄存器的其中一個位設(shè) 置為低位，將所述（n+1)位的數(shù)據(jù)寄存器的其他位設(shè)置為高位，使得中央處理器CPU通過所 述IIC接口訪問所述其中數(shù)據(jù)寄存器的一個位對應(yīng)的第一 IIC Slave。
[0019] 結(jié)合第二方面，在第二方面的第一種可能的實現(xiàn)方式中，所述第二設(shè)備單元，具體 用于：
[0020] 所述每一個二輸入或門的一個輸入端連接到中央處理器CPU的IIC master的時 鐘線，另一個輸入端連接到所述數(shù)據(jù)寄存器相應(yīng)的位，所述每一個二輸入或門的輸出端連 接到對應(yīng)的IIC Slave。
[0021] 結(jié)合第二方面，在第二方面的第二種可能的實現(xiàn)方式中，所述lie接口包括IIC master 和第二 IIC Slave。
[0022] 結(jié)合第二方面，在第二方面的第三種可能的實現(xiàn)方式中，所述其中數(shù)據(jù)寄存器的 一個位對應(yīng)的IIC Slave -端連接所述二輸入或門的輸出端，另一端連接所述CPU的IIC master的數(shù)據(jù)線。
[0023] 結(jié)合第二方面或者第二方面的第一種可能的實現(xiàn)方式或者第二方面的第二種可 能的實現(xiàn)方式或者第二方面的第三種可能的實現(xiàn)方式，在第二方面的第四種可能的實現(xiàn)方 式中，所述處理器包括但不限于：復(fù)雜可編程邏輯器件CPLD、FPGA、單片機、CPU。
[0024] 本發(fā)明實施例提供一種擴展集成電路總線IIC的方法，所述方法通過處理器設(shè)置 (n+1)個位的數(shù)據(jù)寄存器，η為自然數(shù)；通過處理器設(shè)置（n+1)個二輸入或門，每一個二輸入 或門的輸入端分別對應(yīng)數(shù)據(jù)寄存器的一個位，所述每一個二輸入或門的輸出端分別對應(yīng)一 個第一 IIC Slave ;通過IIC接口將所述（n+1)位的數(shù)據(jù)寄存器的其中一個位設(shè)置為低位， 將所述（n+1)位的數(shù)據(jù)寄存器的其他位設(shè)置為高位，使得中央處理器CPU通過所述IIC接 口訪問所述其中數(shù)據(jù)寄存器的一個位對應(yīng)的第一 IIC Slave，從而實現(xiàn)除需要CPU提供IIC 接口外，不需要其他的控制信號，只需要擴展IIC接口的時鐘信號，IIC的擴展路數(shù)幾乎不 受限制。

【專利附圖】

【附圖說明】
[0025] 為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn) 有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本 發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以 根據(jù)這些附圖獲得其他的附圖。
[0026] 圖1是本發(fā)明實施例提供的一種擴展集成電路總線IIC的方法流程圖；
[0027] 圖2是本發(fā)明實施例提供的一種擴展集成電路總線IIC的方法示意圖；
[0028] 圖3是本發(fā)明實施例提供的一種展集成電路總線IIC的方法流程圖；
[0029] 圖4是本發(fā)明實施例提供的一種擴展集成電路總線IIC的設(shè)備結(jié)構(gòu)圖。

【具體實施方式】
[0030] 下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完 整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于 本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他 實施例，都屬于本發(fā)明保護的范圍。
[0031] 參考圖1，圖1是本發(fā)明實施例提供的一種擴展集成電路總線IIC的方法流程圖。 如圖1所示，所述方法包括以下步驟：
[0032] 步驟101，通過處理器設(shè)置一個（n+1)位的數(shù)據(jù)寄存器，η為自然數(shù)；
[0033] 步驟102,通過處理器設(shè)置（n+1)個二輸入或門，每一個二輸入或門的輸入端 分別對應(yīng)數(shù)據(jù)寄存器的一個位，所述每一個二輸入或門的輸出端分別對應(yīng)一個第一 IIC Slave ；
[0034] 具體的，所述每一個二輸入或門的輸入端分別對應(yīng)數(shù)據(jù)寄存器的一個位，所述每 一個二輸入或門的輸出端分別對應(yīng)一個第一 lie Slave，包括：
[0035] 所述每一個二輸入或門的一個輸入端連接到中央處理器CPU的IIC master的時 鐘線，另一個輸入端連接到所述數(shù)據(jù)寄存器相應(yīng)的位，所述每一個二輸入或門的輸出端連 接到對應(yīng)的IIC Slave。
[0036] 步驟103,通過IIC接口將所述（n+1)位的數(shù)據(jù)寄存器的其中一個位設(shè)置為低位， 將所述（n+1)位的數(shù)據(jù)寄存器的其他位設(shè)置為高位，使得中央處理器CPU通過所述IIC接 口訪問所述其中數(shù)據(jù)寄存器的一個位對應(yīng)的第一 IIC Slave。
[0037] 其中，所述CPU通過所述IIC接口訪問的數(shù)據(jù)寄存器是位設(shè)置為低位的數(shù)據(jù)寄存 器。
[0038] 具體的，所述IIC接口包括IIC master和第二IIC Slave。
[0039] 其中，第一 slave可以為最終要訪問的IIC slave終端，第二slave可以為處理器 所帶的lie slave接口。
[0040] 所述其中數(shù)據(jù)寄存器的一個位對應(yīng)的lie Slave-端連接所述二輸入或門的輸出 端，另一端連接所述CPU的IIC master的數(shù)據(jù)線。
[0041] 所述處理器包括但不限于：復(fù)雜可編程邏輯器件（Complex Programmable Logic Device，CPLD)、FPGA、單片機、CPU。
[0042] 具體的，參考圖2,圖2是本發(fā)明實施例提供的一種擴展集成電路總線IIC的方法 示意圖。如圖2所示，包括一個帶IIC master接口的CPU和（n+1)個器件地址相同的IIC Slaves外，還包括一個CPLD擴展單元，CPLD擴展單元一方面通過IIC接口與CPU相連，另一 方面將CPU的主IIC接口的時鐘線擴展成（n+1)個后再分別與器件地址相同的lie Slaves 相連；(n+1)個IIC Slaves的數(shù)據(jù)線均直接與CPU的主IIC接口的數(shù)據(jù)線相連接。
[0043] CPLD擴展單元只需擴展上述CPU的IIC時鐘線，上述器件地址相同的IIC從器件 的數(shù)據(jù)線直接與上述CPU的IIC數(shù)據(jù)線連接。
[0044] CPLD擴展單元除了需要上述CPU給出IIC接口外，不需要上述CPU給出任何其它 的控制信號。
[0045] 具體的，參考圖3,圖3是本發(fā)明實施例提供的一種展集成電路總線IIC的方法流 程圖。
[0046] 步驟301、使用CPLD描述一個Μ位的數(shù)據(jù)寄存器（M等于器件地址相同的IIC從器 件的數(shù)量）；
[0047] 步驟302、使用CPLD描述Ν個二輸入或門（Ν等于步驟301中所述數(shù)據(jù)寄存器的位 數(shù)）；每個二輸入或門的兩個輸入端，一個均連接至CPU主IIC接口的時鐘線，另一個連接 至步驟1中所述數(shù)據(jù)寄存器的相應(yīng)位；每個二輸入或門的輸出與相應(yīng)IIC從器件的時鐘線 相連；
[0048] 步驟303、使用CPLD描述一個從IIC接口，CPU通過此接口來控制步驟301中所述 數(shù)據(jù)寄存器的值；
[0049] 步驟304、當(dāng)CPU將步驟301中所述數(shù)據(jù)寄存器的相應(yīng)位置高時，步驟302中所述 的相應(yīng)二輸入或門的輸出將與CPU的IIC時鐘線無關(guān)，恒為高，即此時不管CPU主IIC接口 的時鐘線輸出的是高還是低，相應(yīng)lie從器件的時鐘線均為高；
[0050] 步驟305、當(dāng)CPU將步驟301中所述數(shù)據(jù)寄存器的相應(yīng)位拉低時，步驟302中所述 的相應(yīng)二輸入或門的輸出將完全由CPU的IIC時鐘線控制，即相應(yīng)IIC從器件的時鐘線相 當(dāng)于直接與CPU的IIC時鐘線相連；
[0051] 當(dāng)CPU需要訪問眾多器件地址相同的IIC從器件中的某一個時，需要先通過IIC 接口將步驟302中所述的數(shù)據(jù)寄存器的相應(yīng)位置低，其余所有位均置高，然后再通過IIC接 口輸出正常的訪問指令即可；通過步驟304、步驟305可以知道，此時只有數(shù)據(jù)寄存器中為 低電平的那個位對應(yīng)的IIC從器件能檢測到CPU主IIC接口時鐘線上高低電平的變化，而 其他的lie從器件由于IIC時鐘線恒為高而無法觸發(fā)其與CPU主IIC接口的通信，從而無 法對相應(yīng)lie從器件與CPU主IIC接口之間的通信造成沖突。
[0052] 本發(fā)明實施例提供一種擴展集成電路總線IIC的方法，所述方法通過處理器設(shè)置 (n+1)個位的數(shù)據(jù)寄存器，η為自然數(shù)；通過處理器設(shè)置（n+1)個二輸入或門，每一個二輸入 或門的輸入端分別對應(yīng)數(shù)據(jù)寄存器的一個位，所述每一個二輸入或門的輸出端分別對應(yīng)一 個第一 IIC Slave ;通過IIC接口將所述（n+1)位的數(shù)據(jù)寄存器的其中一個位設(shè)置為低位， 將所述（n+1)位的數(shù)據(jù)寄存器的其他位設(shè)置為高位，使得中央處理器CPU通過所述IIC接 口訪問所述其中數(shù)據(jù)寄存器的一個位對應(yīng)的第一 IIC Slave，從而實現(xiàn)除需要CPU提供IIC 接口外，不需要其他的控制信號，只需要擴展IIC接口的時鐘信號，IIC的擴展路數(shù)幾乎不 受限制。
[0053] 參考圖4,圖4是本發(fā)明實施例提供的一種擴展集成電路總線IIC的設(shè)備結(jié)構(gòu)圖。 如圖4所示，所述設(shè)備包括：
[0054] 第一設(shè)置單元401，用于通過處理器設(shè)置（n+1)個位的數(shù)據(jù)寄存器，η為自然數(shù)；
[0055] 第二設(shè)置單元402,用于通過處理器設(shè)置（n+1)個二輸入或門，每一個二輸入或門 的輸入端分別對應(yīng)數(shù)據(jù)寄存器的一個位，所述每一個二輸入或門的輸出端分別對應(yīng)一個第 -IIC Slave ；
[0056] 所述第二設(shè)備單元402,具體用于：
[0057] 所述每一個二輸入或門的一個輸入端連接到中央處理器CPU的IIC master的時 鐘線，另一個輸入端連接到所述數(shù)據(jù)寄存器相應(yīng)的位，所述每一個二輸入或門的輸出端連 接到對應(yīng)的第一 IIC Slave。
[0058] 第三設(shè)置單元403,用于通過IIC接口將所述（n+1)位的數(shù)據(jù)寄存器的其中一個位 設(shè)置為低位，將所述（n+1)位的數(shù)據(jù)寄存器的其他位設(shè)置為高位，使得中央處理器CPU通過 所述IIC接口訪問所述其中數(shù)據(jù)寄存器的一個位對應(yīng)的第一 IIC Slave。
[0059] 其中，所述 IIC 接口包括 IIC master 和第二 IIC Slave。
[0060] 所述其中數(shù)據(jù)寄存器的一個位對應(yīng)的IIC Slave-端連接所述二輸入或門的輸出 端，另一端連接所述CPU的IIC master的數(shù)據(jù)線。
[0061] 所述處理器包括但不限于：復(fù)雜可編程邏輯器件CPLD、FPGA、單片機、CPU。
[0062] 具體的，參考圖2和圖3的描述，在此不再贅述。
[0063] 本發(fā)明實施例提供一種擴展集成電路總線IIC的設(shè)備，所述設(shè)備通過處理器設(shè)置 (n+1)個位的數(shù)據(jù)寄存器，η為自然數(shù)；通過處理器設(shè)置（n+1)個二輸入或門，每一個二輸入 或門的輸入端分別對應(yīng)數(shù)據(jù)寄存器的一個位，所述每一個二輸入或門的輸出端分別對應(yīng)一 個第一 IIC Slave ;通過IIC接口將所述（n+1)位的數(shù)據(jù)寄存器的其中一個位設(shè)置為低位， 將所述（n+1)位的數(shù)據(jù)寄存器的其他位設(shè)置為高位，使得中央處理器CPU通過所述IIC接 口訪問所述其中數(shù)據(jù)寄存器的一個位對應(yīng)的第一 IIC Slave，從而實現(xiàn)除需要CPU提供IIC 接口外，不需要其他的控制信號，只需要擴展IIC接口的時鐘信號，IIC的擴展路數(shù)幾乎不 受限制。
[0064] 以上所述，僅為本發(fā)明較佳的【具體實施方式】，但本發(fā)明的保護范圍并不局限于此， 任何熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換， 都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。因此，本發(fā)明的保護范圍應(yīng)該以權(quán)利要求的保護范圍 為準(zhǔn)。
【權(quán)利要求】
1. 一種擴展集成電路總線lie的方法，其特征在于，所述方法包括： 通過處理器設(shè)置一個（n+1)位的數(shù)據(jù)寄存器，η為自然數(shù)； 通過處理器設(shè)置（η+1)個二輸入或門，每一個二輸入或門的輸入端分別對應(yīng)數(shù)據(jù)寄存 器的一個位，所述每一個二輸入或門的輸出端分別對應(yīng)一個第一 IlCSlave ; 通過IIC接口將所述（n+1)位的數(shù)據(jù)寄存器的其中一個位設(shè)置為低，將所述（n+1)位 的數(shù)據(jù)寄存器的其他位設(shè)置為高，使得中央處理器CPU通過所述IIC接口訪問所述（n+1) 位的數(shù)據(jù)寄存器的其中一個位對應(yīng)的第一 IIC Slave。
2. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述每一個二輸入或門的輸入端分別對 應(yīng)數(shù)據(jù)寄存器的一個位，所述每一個二輸入或門的輸出端分別對應(yīng)一個第一 IIC Slave，包 括： 所述每一個二輸入或門的一個輸入端連接到CPU的lie master的時鐘線，另一個輸入 端連接到與所述每一個二輸入或門分別對應(yīng)的數(shù)據(jù)寄存器的位，所述每一個二輸入或門的 輸出端連接到對應(yīng)的第一 IIC Slave。
3. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述IIC接口包括IIC master和第二IIC Slave。
4. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述（n+1)位的數(shù)據(jù)寄存器的其中一個位 對應(yīng)的第一 lie Slave -端連接與所述（n+1)位的數(shù)據(jù)寄存器的其中一個位對應(yīng)的所述二 輸入或門的輸出端，另一端連接所述CPU的IIC master的數(shù)據(jù)線。
5. 根據(jù)權(quán)利要求1至4任意一項所述的方法，其特征在于，所述處理器包括：復(fù)雜可編 程邏輯器件CPLD、FPGA、單片機或CPU。
6. -種擴展集成電路總線IIC的設(shè)備，其特征在于，所述設(shè)備包括： 第一設(shè)置單元，用于通過處理器設(shè)置一個（n+1)位的數(shù)據(jù)寄存器，η為自然數(shù)； 第二設(shè)置單元，用于通過處理器設(shè)置（n+1)個二輸入或門，每一個二輸入或門的輸入 端分別對應(yīng)數(shù)據(jù)寄存器的一個位，所述每一個二輸入或門的輸出端分別對應(yīng)一個第一 IIC Slave ； 第三設(shè)置單元，用于通過lie接口將所述（n+1)位的數(shù)據(jù)寄存器的其中一個位設(shè)置為 低，將所述（n+1)位的數(shù)據(jù)寄存器的其他位設(shè)置為高，使得中央處理器CPU通過所述IIC接 口訪問所述（n+1)位的數(shù)據(jù)寄存器的其中一個位對應(yīng)的第一 IIC Slave。
7. 根據(jù)權(quán)利要求6所述的設(shè)備，其特征在于，所述第二設(shè)備單元，具體用于： 所述每一個二輸入或門的一個輸入端連接到CPU的IIC master的時鐘線，另一個輸入 端連接到與所述每一個二輸入或門分別對應(yīng)的數(shù)據(jù)寄存器的位，所述每一個二輸入或門的 輸出端連接到對應(yīng)的第一 IIC Slave。
8. 根據(jù)權(quán)利要求6所述的設(shè)備，其特征在于，所述IIC接口包括IIC master和第二IIC Slave。
9. 根據(jù)權(quán)利要求6所述的設(shè)備，其特征在于，所述（n+1)位的數(shù)據(jù)寄存器的其中一個位 對應(yīng)的第一 lie Slave -端連接與所述（n+1)位的數(shù)據(jù)寄存器的其中一個位對應(yīng)的所述二 輸入或門的輸出端，另一端連接所述CPU的IIC master的數(shù)據(jù)線。
10. 根據(jù)權(quán)利要求6至9任意一項所述的設(shè)備，其特征在于，所述處理器包括但不限于： 復(fù)雜可編程邏輯器件CPLD、FPGA、單片機或CPU。
【文檔編號】G06F13/40GK104142905SQ201410375452
【公開日】2014年11月12日 申請日期:2014年7月31日 優(yōu)先權(quán)日:2014年7月31日
【發(fā)明者】朱祥祥, 徐雷, 陳濤 申請人:深圳市共進電子股份有限公司