多通道高速同步采集及正交調(diào)制系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種多通道高速同步采集及正交調(diào)制系統(tǒng)，它包括信道模塊和數(shù)字處理模塊；所述信道模塊與所述數(shù)字處理模塊連接；數(shù)字處理模塊包括調(diào)制電路，所述調(diào)制電路接口與所述信道模塊連接；所述信道模塊包括至少兩個(gè)有信號放大和濾波功能的射頻輸入通道和至少一個(gè)射頻輸出通道；所述數(shù)字處理模塊包括單板安裝的FPGA模塊，所述FPGA模塊連接有AGC控制接口，所述FPGA連接有模數(shù)轉(zhuǎn)換模塊，所述FPGA模塊連接有包含CAN總線功能的DSP處理器；所述FPGA連接有時(shí)鐘模塊。本發(fā)明系統(tǒng)可實(shí)現(xiàn)多通道的同步采樣和高速欠采樣功能，同時(shí)具備正交調(diào)制、采樣信號電平可控、電源保護(hù)功能，具有精度高、實(shí)時(shí)性好、通道選擇性強(qiáng)、采樣率可調(diào)、可在高噪聲干擾壞境中工作等特點(diǎn)。
【專利說明】多通道高速同步采集及正交調(diào)制系統(tǒng)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種信號采集調(diào)制設(shè)備，具體涉及一種多通道高速同步采集及正交調(diào)制系統(tǒng)。

【背景技術(shù)】
[0002]AGC即自動(dòng)增益控制(Automatic Gain Control),使放大電路的增益自動(dòng)地隨輸入信號強(qiáng)度而調(diào)整的自動(dòng)控制方法。AGC有兩種控制方式:一種是利用增加AGC控制電壓的方式來減小增益的方式叫正向AGC，一種是利用減小AGC控制電壓的方式來減小增益的方式叫反向AGC。
[0003]AD欠采樣技術(shù)是在ADC應(yīng)用上使用欠采樣準(zhǔn)則的一種技術(shù)。依據(jù)奈奎斯特理論:采樣率(fs)必須大于信號最高頻率成分(fa)的兩倍，才能達(dá)到較為準(zhǔn)確的采樣效果?，F(xiàn)代通信領(lǐng)域信號頻率越來越高，高頻信號的采集一直面臨采樣頻率難以符合要求的難題。當(dāng)直接采樣并不可行時(shí)，可用欠采樣(諧波采樣)來解決。對第一奈奎斯特區(qū)域(0_l/2fs)外的信號所進(jìn)行的采樣處理通常被稱為欠采樣(Under sampling)，即不滿足fs>2fa條件的奈奎斯特采樣定理的一種采樣方式。通常在對一個(gè)信號進(jìn)行采樣的過程會(huì)引起混疊一頻域內(nèi)采樣信號關(guān)于采樣頻率的鏡象，在大多數(shù)應(yīng)用中，混疊效應(yīng)是不希望出現(xiàn)的。但是進(jìn)行AD欠采樣的信號，其頻譜將會(huì)被折疊到基帶(或稱第一奈奎斯特區(qū))，第一奈奎斯特區(qū)域的鏡像包含了原始信號除了原始位置的所有信息，完成將一個(gè)高頻信號轉(zhuǎn)換成一個(gè)低頻信號進(jìn)行處理并把混疊效應(yīng)當(dāng)作優(yōu)點(diǎn)來使用。因此對信號進(jìn)行欠采樣可以看成是相當(dāng)于此信號與采樣頻率的各次諧波進(jìn)行混頻，欠采樣后的頻譜就被搬移到各奈奎斯特區(qū)。在同樣保證信息完整度的情況下，欠采樣技術(shù)較正常采樣具有采樣頻率低的特點(diǎn)，這可給采樣系統(tǒng)帶來抗干擾強(qiáng)、功耗低、設(shè)計(jì)開發(fā)容易等優(yōu)點(diǎn)。
[0004]信號正交調(diào)制屬于信號調(diào)制方式的一種。它利用前后碼元之間的相對相位變化來表示數(shù)字信息。對于信號正交調(diào)制而言，可先將輸入的雙比特碼經(jīng)碼型變換，再用碼型變換器輸出的雙比特碼進(jìn)行四相絕對移相，則所得到的輸出信號便是四相相對移相信號。通常采用的方法是碼變換加調(diào)相法和碼變換加相位選擇法。即正交調(diào)制信號把要傳的基帶信號先進(jìn)行差分編碼再進(jìn)行四相相移鍵控，在單位頻帶內(nèi)的信息傳輸速率可比2dpsk的提高一倍，抗噪聲性能要比2dpsk的差些，在頻帶利用率和抗噪聲性能兩個(gè)方面具有較好平衡度，因而廣泛用于高速數(shù)字傳輸系統(tǒng)。
[0005]CAN總線屬于現(xiàn)場總線的范疇，它是一種有效支持分布式控制或?qū)崟r(shí)控制的串行通信網(wǎng)絡(luò)。較之許多RS-485基于R線構(gòu)建的分布式控制系統(tǒng)而言，網(wǎng)絡(luò)各節(jié)點(diǎn)之間的數(shù)據(jù)通信實(shí)時(shí)性強(qiáng)，容易構(gòu)成冗余結(jié)構(gòu)，提高系統(tǒng)的可靠性和系統(tǒng)的靈活性。
[0006]在實(shí)踐中，有兩種重要的總線分配方法:按時(shí)間表分配和按需要分配。在第一種方法中，不管每個(gè)節(jié)點(diǎn)是否申請總線，都對每個(gè)節(jié)點(diǎn)按最大期間分配。由此，總線可被分配給每個(gè)站并且是唯一的站，而不論其是立即進(jìn)行總線存取或在特定時(shí)間進(jìn)行總線存取。這將保證在總線存取時(shí)有明確的總線分配。在第二種方法中，總線按傳送數(shù)據(jù)的基本要求分配給一個(gè)站，總線系統(tǒng)按站點(diǎn)希望的傳送分配(如:Ethernet CSMA/⑶)。因此，當(dāng)多個(gè)站同時(shí)請求總線存取時(shí)，總線將終止所有站的請求，這時(shí)將不會(huì)有任何一個(gè)站獲得總線分配。為了分配總線，多于一個(gè)總線的存取是必要的。
[0007]CAN實(shí)現(xiàn)總線分配的方法，可保證當(dāng)不同的站申請總線存取時(shí)，明確地進(jìn)行總線分配，可解決當(dāng)兩個(gè)站同時(shí)發(fā)送數(shù)據(jù)時(shí)產(chǎn)生的碰撞問題。不同于Ethernet網(wǎng)絡(luò)的消息仲裁，CAN的非破壞性解決總線存取沖突的方法，確保在不傳送有用消息時(shí)總線不被占用，甚至當(dāng)總線在重負(fù)載情況下，以消息內(nèi)容為優(yōu)先的總線存取也被證明是一種有效的系統(tǒng)。
[0008]隨著現(xiàn)代工業(yè)生產(chǎn)和科學(xué)研究的發(fā)展，對數(shù)字信號的處理越來越頻繁，而進(jìn)行數(shù)字處理的先決條件是將所研究的對象數(shù)字化，因此數(shù)據(jù)采集日益得到重視，對數(shù)據(jù)采集的要求也日益提高。實(shí)際上，在瞬態(tài)信號測量、圖像信號處理等一些高速、高精度的測量中，都迫切需要進(jìn)行高速數(shù)據(jù)采集，在圖像信號處理、瞬態(tài)信號檢測、工業(yè)過程檢測和監(jiān)控、語音等領(lǐng)域，更是要求高速度、高精度、高實(shí)時(shí)性的數(shù)據(jù)采集。
[0009]現(xiàn)在通用的高速數(shù)據(jù)采集卡一般多是PCI卡、ISA卡和USB卡，這些采集卡普遍存在以下缺點(diǎn):帶寬低，通道數(shù)少；安裝麻煩、價(jià)格昂貴；受計(jì)算機(jī)插槽數(shù)量、地址、中斷資源限制，可擴(kuò)展性差；在一些電磁干擾性強(qiáng)的測試現(xiàn)場，無法專門對其做電磁屏蔽，導(dǎo)致采集的數(shù)據(jù)失真。
[0010]早期數(shù)據(jù)采集卡多數(shù)是基于CPLD設(shè)計(jì)的，這種情況下數(shù)據(jù)的采樣速度和采樣精度都不高，其受CPLD資源的影響，無法對采樣數(shù)據(jù)進(jìn)行較復(fù)雜的處理，只能依賴后端設(shè)備存儲后再處理，其實(shí)時(shí)性較低。
[0011]在雷達(dá)、通信等領(lǐng)域完整的通信鏈路必須具備信號的接收和發(fā)射，通用采集卡一般只具備數(shù)據(jù)采樣功能，不能依靠單板將處理后的數(shù)據(jù)往外發(fā)送。


【發(fā)明內(nèi)容】

[0012]本發(fā)明克服了現(xiàn)有技術(shù)的不足，提供一種實(shí)現(xiàn)多通道信號高速同步采樣，兼?zhèn)浣邮蘸桶l(fā)射功能，系統(tǒng)精度高、實(shí)時(shí)性好的多通道高速同步采集及正交調(diào)制系統(tǒng)。多通道高速同步采集及正交調(diào)制模塊具有5個(gè)射頻輸入通道(3路和信號，2路差信號)和2個(gè)射頻輸出通道(2路和信號)，通過GTX與外部進(jìn)行數(shù)據(jù)交互，并具備CAN 2.0B等總線接口實(shí)現(xiàn)外部控制，應(yīng)用AD欠采樣技術(shù)和信號正交調(diào)制技術(shù)進(jìn)行信號采集與處理。接收通道的中頻輸入功率為_70dBm?-1OdBm和_88dBm?_28dBm，中頻中心頻率1.2GHz,中頻信號帶寬88.5MHz，發(fā)射通道的數(shù)字中頻采樣速率為136MHz/252MHz可選，硬件支持AGC，帶多種電源保護(hù)功能。適用于雷達(dá)、通信、科研等對精度、時(shí)間和可靠性均有苛刻要求的應(yīng)用場合。
[0013]為解決上述的技術(shù)問題，本發(fā)明采用以下技術(shù)方案:
[0014]一種多通道高速同步采集及正交調(diào)制系統(tǒng)，它包括信道模塊和數(shù)字處理模塊；所述信道模塊與所述數(shù)字處理模塊連接；數(shù)字處理模塊還包括調(diào)制電路，所述調(diào)制電路接口與所述信道模塊連接；所述信道模塊包括至少兩個(gè)具有信號放大和濾波功能的射頻輸入通道和至少一個(gè)射頻輸出通道；所述數(shù)字處理模塊包括單板安裝的FPGA模塊，所述FPGA模塊連接有AGC控制接口，所述FPGA連接有模數(shù)轉(zhuǎn)換模塊，所述FPGA模塊連接有包含CAN總線功能的DSP處理器；所述FPGA連接有時(shí)鐘模塊。
[0015]更進(jìn)一步的技術(shù)方案是多通道高速同步采集及正交調(diào)制系統(tǒng)還包括用于給系統(tǒng)提供電源的電源模塊，所述電源模塊包括多級電源轉(zhuǎn)換電源模塊和電源保護(hù)模塊。
[0016]更進(jìn)一步的技術(shù)方案是時(shí)鐘模塊包括頻率綜合器、第一時(shí)鐘分發(fā)器和第二時(shí)鐘分發(fā)器，所述頻率綜合器與所述FPGA模塊連接；所述頻率綜合器與所述時(shí)鐘分發(fā)器連接；所述頻率綜合器連接有數(shù)模轉(zhuǎn)換模塊，所述數(shù)模轉(zhuǎn)換模塊連接FPGA模塊。
[0017]更進(jìn)一步的技術(shù)方案是FPGA模塊連接有DSP模塊，所述DSP模塊連接有復(fù)位管理模塊，用于對DSP模塊的復(fù)位控制。
[0018]更進(jìn)一步的技術(shù)方案是信道模塊包括五個(gè)獨(dú)立的具有信號濾波、放大、衰減控制功能的射頻輸入通道；以及兩個(gè)獨(dú)立的射頻輸出通道。
[0019]更進(jìn)一步的技術(shù)方案是五個(gè)射頻輸入通道由第一射頻輸入通道、第二射頻輸入通道、第三射頻輸入通道、第四射頻輸入通道和第五射頻輸入通道組成，所述第一射頻輸入通道連接一個(gè)獨(dú)立數(shù)控衰減控制信號；所述第二射頻輸入通道連接第二個(gè)獨(dú)立數(shù)控衰減控制信號；所述第三射頻輸入通道、第四射頻輸入通道和第五射頻輸入通道組連接同一個(gè)數(shù)控衰減控制信號。
[0020]更進(jìn)一步的技術(shù)方案是FPGA模塊連接有GTX模塊，所述GTX模塊包括用于提供物理編碼層特性的PMA模塊和用于提供串行接口特性PCS模塊。
[0021]更進(jìn)一步的技術(shù)方案是DSP模塊連接兩路CAN控制器。
[0022]更進(jìn)一步的技術(shù)方案是CAN控制器連接光隔離器。
[0023]更進(jìn)一步的技術(shù)方案是時(shí)鐘模塊是同步時(shí)鐘模塊，所述各模數(shù)轉(zhuǎn)換模塊的時(shí)鐘線到同步時(shí)鐘模塊是等長的。
[0024]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是:本發(fā)明多通道高速同步采集及正交調(diào)制系統(tǒng)，使用中等規(guī)模FPGA作為控制核心，采用單板安裝，通過實(shí)時(shí)高速串行總線(GTX)與后端處理設(shè)備相連，具備高帶寬、無延時(shí)的特點(diǎn)；其能直接連接相關(guān)的天線設(shè)備，通過AGC的作用后再對信號進(jìn)行采樣，實(shí)用范圍廣；在工作環(huán)境惡劣的情況下，CAN作為一種高性能和可靠性的總線，可遠(yuǎn)距離控制設(shè)備工作；在通信領(lǐng)域，設(shè)備還可對基帶信號進(jìn)行正交調(diào)制，這樣在單板上實(shí)現(xiàn)信號接收和發(fā)射，集成度高，提高了設(shè)備可靠性和環(huán)境適應(yīng)性，適用于要求苛刻的應(yīng)用現(xiàn)場。具有多通道信號同步采樣；AGC由軟件實(shí)現(xiàn)，采樣信號電平可控，算法靈活可控；帶多種異常情況下電源保護(hù)功能；高速欠采樣；具備正交調(diào)制功能；系統(tǒng)精度高、實(shí)時(shí)性好；通道選擇性強(qiáng)，采樣率可調(diào)等特點(diǎn)；信號接收范圍廣，可在高噪聲干擾壞境中工作。對設(shè)備具體外形及連接器不作限定。

【專利附圖】

【附圖說明】
[0025]圖1為本發(fā)明一個(gè)實(shí)施例的功能結(jié)構(gòu)示意框圖。
[0026]圖2為本發(fā)明一個(gè)實(shí)施例時(shí)鐘模塊網(wǎng)絡(luò)拓?fù)淇驁D。
[0027]圖3為本發(fā)明一個(gè)實(shí)施例信道模塊功能框圖。
[0028]圖4為本發(fā)明一個(gè)實(shí)施例同步控制框圖。
[0029]圖5為本發(fā)明一個(gè)實(shí)施例中CAN總監(jiān)接口實(shí)現(xiàn)方式框圖。
[0030]圖6為本發(fā)明一個(gè)實(shí)施例軟件功能框圖。

【具體實(shí)施方式】
[0031]下面結(jié)合附圖對本發(fā)明作進(jìn)一步闡述。
[0032]如圖1所示，本發(fā)明一個(gè)實(shí)施例多通道高速同步采集及正交調(diào)制系統(tǒng)，包括信道模塊和數(shù)字處理模塊；所述信道模塊與所述數(shù)字處理模塊連接；數(shù)字處理模塊還包括調(diào)制電路，所述調(diào)制電路接口與所述信道模塊連接；具體的實(shí)施方案是，在設(shè)計(jì)上分為兩個(gè)模塊，多通道信道模塊及數(shù)字處理板。該系統(tǒng)使用FPGA作為控制核心，通過多通道信道模塊實(shí)現(xiàn)小信號的放大和濾波處理后，由ADS5400欠采樣實(shí)現(xiàn)模擬信號到數(shù)字信號的轉(zhuǎn)換，由FPGA實(shí)現(xiàn)的高速串行總線可將該數(shù)字信號轉(zhuǎn)發(fā)到底板，并接受底板的數(shù)字信號，通過調(diào)制芯片TRF370333完成正交調(diào)制。
[0033]本實(shí)施例電源模塊采用單28V供電，為了提高轉(zhuǎn)換效率，采用多級電源轉(zhuǎn)換方式。將28V電源轉(zhuǎn)換至5V較低電壓，供給后續(xù)擁有較大輸出電流電源轉(zhuǎn)換芯片。28V電源轉(zhuǎn)5V電源采用VICOR公司的電源模塊。該電源模塊支持18V?36V寬電源輸入，輸出電流可達(dá)27A。其他低電壓轉(zhuǎn)換芯片采用LINEAR公司的DC/DC電源模塊，該系列模塊具有體積小，效率高等特點(diǎn)。FPGA的高速串行總線電源和模擬部分電源采用TI公司的LDO線性電源芯片提供。該電源芯片具有提供電流大，紋波低等特點(diǎn)。在電源設(shè)計(jì)上同時(shí)考慮了電源保護(hù)，該保護(hù)電路由專用電源保護(hù)芯片實(shí)現(xiàn)，可實(shí)現(xiàn)多種電源異常情況下的保護(hù)，當(dāng)外部輸入電壓出現(xiàn)過壓(大于36V)和欠壓(小于18V)，設(shè)備內(nèi)出現(xiàn)短路、過流故障時(shí)，設(shè)備會(huì)自動(dòng)斷開外部電源，防止設(shè)備內(nèi)部器件損壞，同時(shí)防止損壞系統(tǒng)電源。在電源異常情況解除后，設(shè)備可自行上電進(jìn)入工作狀態(tài)。
[0034]如圖2所示，時(shí)鐘模塊由時(shí)鐘分發(fā)器選擇頻率綜合器的參考時(shí)鐘，當(dāng)該設(shè)備接入客戶系統(tǒng)時(shí)，選擇系統(tǒng)提供的10MHz時(shí)鐘或信道模塊提供的10MHz模擬時(shí)鐘，為頻率綜合器提供精準(zhǔn)的參考時(shí)鐘。頻率綜合器由FPGA控制，通過配置寄存器可以產(chǎn)生出不同頻率的時(shí)鐘，在采集不同頻段的信號時(shí)，可根據(jù)需要靈活配置采樣時(shí)鐘，該設(shè)備軟件可提供136MHz和252MHz的配置。頻率綜合器產(chǎn)生的時(shí)鐘由后級分發(fā)器進(jìn)一步分發(fā)到5片ADC芯片和底板接插件，同時(shí)有兩路連接到DAC，一路連接到FPGA。在設(shè)備單板調(diào)試時(shí)，可以選擇板載的調(diào)試時(shí)鐘作為輸入。復(fù)位管理模塊保持對DSP工作電源電壓的監(jiān)控，由此實(shí)現(xiàn)對DSP的復(fù)位控制,進(jìn)而由DSP實(shí)現(xiàn)設(shè)備的上電復(fù)位、掉電復(fù)位、看門狗超時(shí)復(fù)位等功能。
[0035]多通道信道模塊的電路組成:接收共分5個(gè)獨(dú)立通道(Cl?C5)，具有把1200MHz信號濾波、放大、衰減控制等功能，其中Cl?C2通道的數(shù)控衰減是獨(dú)立控制的，而C3?C5通道的數(shù)控衰減是由同一個(gè)控制信號控制，具有相位和增益一致性高的特點(diǎn)。發(fā)射由兩個(gè)獨(dú)立的通道組成(C6、C7)，由數(shù)字處理板產(chǎn)生兩路正交調(diào)制信號，分別經(jīng)過濾波、放大、衰減控制、濾波后輸出。接收和發(fā)射通道的衰減控制由AGC實(shí)現(xiàn)，利用程序編程控制串行DAC輸出電壓作為AGC輸出電壓，增益隨著DAC輸出電壓的增加而減小，達(dá)到正向AGC的效果，使系統(tǒng)控制能力強(qiáng)，并且具有較高的靈敏度。
[0036]如圖3所示，ADC芯片選用TI公司的高速ADC芯片ADS5400。該芯片最高采樣率為IGSPS，12位的轉(zhuǎn)換，最高有效位數(shù)可達(dá)9位，輸入帶寬為2.1GHz，信號輸入的帶內(nèi)平坦度約為1.5dB。在252MHz的轉(zhuǎn)換頻率下該芯片的功耗約為2.15W。
[0037]DAC芯片選用TI公司的高速DAC芯片，型號為DAC3162。該芯片最高回放頻率為500MSPS，且該芯片集成2通道轉(zhuǎn)換通道，保持片內(nèi)偏移一致性和增益一致性，特別適合正交調(diào)制。該芯片的SFDR可達(dá)74dBc，在500MSPS的轉(zhuǎn)換率下功耗為270mW。
[0038]在采集同步方面，時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)的采用同步分發(fā)器并且連接到各個(gè)ADC和DAC的時(shí)鐘線長一致，就保證了 ADC和DAC的轉(zhuǎn)換時(shí)鐘同步。要保證ADC輸出數(shù)據(jù)的同步性，現(xiàn)在就要求ADC的狀態(tài)需要同步，因此我們引入同步啟動(dòng)機(jī)制來保證各片ADC的同步性。如圖4所示，將每片ADC的RESET引腳都連接至FPGA的同BANK引腳，由FPGA對其工作狀態(tài)進(jìn)行控制，同時(shí)將AD的采樣時(shí)鐘連接至FPGA時(shí)鐘引腳，用于對各芯片的控制邏輯進(jìn)行同步。此連接方式可以保證在同步控制邏輯的控制下，同步各個(gè)ADC芯片的工作狀態(tài)。
[0039]如圖4、圖5所示，采集后數(shù)據(jù)通過預(yù)處理，由GTX通過底板接插件發(fā)送到后端處理設(shè)備。GTX作為一種低功耗的吉比特收發(fā)器，配置靈活，功能強(qiáng)大，并與FPGA內(nèi)部的其他邏輯資源緊密聯(lián)系，可用于實(shí)現(xiàn)多種高速接口(如XAU1、PCIE等)。本設(shè)計(jì)中GTX的工作速率可到6.25Gb/s，支持收發(fā)雙向，且收發(fā)雙向獨(dú)立。GTX接收和發(fā)送方向均由PMA和PCS兩部分組成，PCS提供豐富的物理編碼層特性，如8b/10b編碼、時(shí)鐘校準(zhǔn)等功能；PMA部分為模擬電路，提供高性能的串行接口特性，如預(yù)加重、均衡等功能。GTX同時(shí)還提供動(dòng)態(tài)重配置接口，用于動(dòng)態(tài)的修改GTX的配置。諸多的配置電路，使GTX在高線速度工作情況下，依然能提供低誤碼率的通信數(shù)據(jù)。
[0040]本實(shí)施例中DSP自帶2路CAN控制器，完全支持CAN 2.0B協(xié)議。采用光隔離芯片對CAN控制器進(jìn)行保護(hù)，并使用TI公司的SN65HVD230QD收發(fā)器，傳輸速率1Mbps。
[0041]如圖6所示，系統(tǒng)的數(shù)據(jù)流主要包括兩個(gè)部分:信道模塊模擬輸入、信道模塊模擬輸出。
[0042]信道模塊模擬輸入:輸入信號經(jīng)信道模塊模擬部分調(diào)理后，送入ADC, ADC對模擬信號進(jìn)行量化，由FPGA將數(shù)字中頻信號通過串行數(shù)據(jù)總線接口(GTX)發(fā)送到板外，同時(shí)響應(yīng)外部控制命令，對通路進(jìn)行配置和檢測。
[0043]信道模塊模擬輸出:數(shù)字基帶發(fā)射信號通過串行數(shù)據(jù)總線接口(GTX)輸入至FPGA,由FPGA緩存并送入DAC，DAC輸出1、Q兩路模擬基帶至調(diào)制芯片實(shí)現(xiàn)信號的正交調(diào)制，調(diào)制后信號再輸入信道模塊模擬部分濾波、放大后發(fā)送到板外。
[0044]在本說明書中所談到的“一個(gè)實(shí)施例”、“另一個(gè)實(shí)施例”、“實(shí)施例”、等，指的是結(jié)合該實(shí)施例描述的具體特征、結(jié)構(gòu)或者特點(diǎn)包括在本申請概括性描述的至少一個(gè)實(shí)施例中。在說明書中多個(gè)地方出現(xiàn)同種表述不是一定指的是同一個(gè)實(shí)施例。進(jìn)一步來說，結(jié)合任一個(gè)實(shí)施例描述一個(gè)具體特征、結(jié)構(gòu)或者特點(diǎn)時(shí)，所要主張的是結(jié)合其他實(shí)施例來實(shí)現(xiàn)這種特征、結(jié)構(gòu)或者特點(diǎn)也落在本發(fā)明的范圍內(nèi)。
[0045]盡管這里參照發(fā)明的多個(gè)解釋性實(shí)施例對本發(fā)明進(jìn)行了描述，但是，應(yīng)該理解，本領(lǐng)域技術(shù)人員可以設(shè)計(jì)出很多其他的修改和實(shí)施方式，這些修改和實(shí)施方式將落在本申請公開的原則范圍和精神之內(nèi)。更具體地說，在本申請公開權(quán)利要求的范圍內(nèi)，可以對主題組合布局的組成部件和/或布局進(jìn)行多種變型和改進(jìn)。除了對組成部件和/或布局進(jìn)行的變型和改進(jìn)外，對于本領(lǐng)域技術(shù)人員來說，其他的用途也將是明顯的。
【權(quán)利要求】
1.一種多通道高速同步采集及正交調(diào)制系統(tǒng)，它包括信道模塊和數(shù)字處理模塊；所述信道模塊與所述數(shù)字處理模塊連接；其特征在于:數(shù)字處理模塊還包括調(diào)制電路，所述調(diào)制電路接口與所述信道模塊連接；所述信道模塊包括至少兩個(gè)具有信號放大和濾波功能的射頻輸入通道和至少一個(gè)射頻輸出通道；所述數(shù)字處理模塊包括單板安裝的FPGA模塊，所述FPGA模塊連接有AGC控制接口，所述FPGA連接有模數(shù)轉(zhuǎn)換模塊，所述FPGA模塊連接有包含CAN總線功能的DSP處理器；所述FPGA連接有時(shí)鐘模塊。
2.根據(jù)權(quán)利要求1所述的多通道高速同步采集及正交調(diào)制系統(tǒng)，其特征在于還包括用于給系統(tǒng)提供電源的電源模塊，所述電源模塊包括多級電源轉(zhuǎn)換電源模塊和電源保護(hù)模塊。
3.根據(jù)權(quán)利要求1所述的多通道高速同步采集及正交調(diào)制系統(tǒng)，其特征在于所述的時(shí)鐘模塊包括頻率綜合器、第一時(shí)鐘分發(fā)器和第二時(shí)鐘分發(fā)器，所述頻率綜合器與所述FPGA模塊連接；所述頻率綜合器與所述第一時(shí)鐘分發(fā)器和第二時(shí)鐘分發(fā)器連接；所述頻率綜合器連接有數(shù)模轉(zhuǎn)換模塊，所述數(shù)模轉(zhuǎn)換模塊連接FPGA模塊。
4.根據(jù)權(quán)利要求1所述的多通道高速同步采集及正交調(diào)制系統(tǒng)，其特征在于所述的FPGA模塊連接有DSP模塊，所述DSP模塊連接有復(fù)位管理模塊，用于對DSP模塊的復(fù)位控制。
5.根據(jù)權(quán)利要求1所述的多通道高速同步采集及正交調(diào)制系統(tǒng)，其特征在于所述的信道模塊包括五個(gè)獨(dú)立的具有信號濾波、放大、衰減控制功能的射頻輸入通道；以及兩個(gè)獨(dú)立的射頻輸出通道。
6.根據(jù)權(quán)利要求5所述的多通道高速同步采集及正交調(diào)制系統(tǒng)，其特征在于所述的五個(gè)射頻輸入通道由第一射頻輸入通道、第二射頻輸入通道、第三射頻輸入通道、第四射頻輸入通道和第五射頻輸入通道組成，所述第一射頻輸入通道連接一個(gè)獨(dú)立數(shù)控衰減控制信號；所述第二射頻輸入通道連接第二個(gè)獨(dú)立數(shù)控衰減控制信號；所述第三射頻輸入通道、第四射頻輸入通道和第五射頻輸入通道組連接同一個(gè)數(shù)控衰減控制信號。
7.根據(jù)權(quán)利要求1所述的多通道高速同步采集及正交調(diào)制系統(tǒng)，其特征在于所述的FPGA模塊連接有GTX模塊，所述GTX模塊包括用于提供物理編碼層特性的PMA模塊和用于提供串行接口特性PCS模塊。
8.根據(jù)權(quán)利要求4所述的多通道高速同步采集及正交調(diào)制系統(tǒng)，其特征在于所述的DSP模塊連接兩路CAN控制器。
9.根據(jù)權(quán)利要求8所述的多通道高速同步采集及正交調(diào)制系統(tǒng)，其特征在于所述的CAN控制器連接光隔離器。
10.根據(jù)權(quán)利要求3所述的多通道高速同步采集及正交調(diào)制系統(tǒng)，其特征在于所述的時(shí)鐘模塊是同步時(shí)鐘模塊，所述各模數(shù)轉(zhuǎn)換模塊的時(shí)鐘線到同步時(shí)鐘模塊是等長的。
【文檔編號】G06F13/38GK104133795SQ201410401204
【公開日】2014年11月5日 申請日期:2014年8月14日 優(yōu)先權(quán)日:2014年8月14日
【發(fā)明者】戴榮, 陰陶, 劉暢, 白湘洲 申請人:成都傅立葉電子科技有限公司