一種乘法器的制造方法
【專利摘要】本發(fā)明適用于領(lǐng)域，提供了一種數(shù)位并行乘法器，包括輸入端A、輸入端B0...BP-2BP-1、輸出端C及計(jì)算單元，所述輸入端A及輸入端B0...BP-2BP-1分別輸入計(jì)算單元，經(jīng)過計(jì)算處理后自所述計(jì)算單元的輸出端C輸出，所述計(jì)算單元輸出的計(jì)算公式：C＝R(AB0+AB1xd+…+ABp-1xd(p-1))modF(x)，其中，R是一個(gè)非零多項(xiàng)式，x是不可約多項(xiàng)式F(x)的一個(gè)根，d是分割長度，p是分割的段數(shù)，mod F(x)是對所得結(jié)果進(jìn)行約減，即求模運(yùn)算。本申請中提到的乘法器具有空間復(fù)雜度低，具有面積小、功耗低，提高計(jì)算效率，具有可擴(kuò)展性。
【專利說明】一種乘法器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于數(shù)字編碼領(lǐng)域，尤其涉及一種低復(fù)雜度數(shù)位串行并可擴(kuò)展以為多項(xiàng)式 基乘法器。

【背景技術(shù)】
[0002] Diffie-HelIman秘鑰交換、數(shù)字簽名、橢圓曲線密碼器和配對密碼器等應(yīng)用都涉 及有限域乘法器計(jì)算。對于配對密碼器，基于橢圓曲線運(yùn)算的Weil和Tate配對需要大量 計(jì)算，其操作參數(shù)屬于超大有限域。例如，要128位的堆成密碼安全，基于超奇異橢圓曲線 的Tate配對需要在復(fù)合域GF(24X1223)進(jìn)行運(yùn)算。因此，如何有效在硬件上設(shè)計(jì)在超大有限 域上的乘法運(yùn)算是一個(gè)巨大挑戰(zhàn)，特別是在資源有限的硬件上。
[0003] 對于GF(2m)有限域乘法的硬件實(shí)現(xiàn)，不可約多項(xiàng)式F(X)的最佳選擇是一個(gè)低位 多現(xiàn)實(shí)，例如三項(xiàng)多現(xiàn)實(shí)和五項(xiàng)多項(xiàng)式。文獻(xiàn)[6]提到了不是所有的域都存在三項(xiàng)多項(xiàng)式， 但對于M> 4的有限域肯定存在五項(xiàng)多項(xiàng)式。為了有效實(shí)現(xiàn)乘法運(yùn)算，文獻(xiàn)[7]提出了一 種變形的多項(xiàng)式基地，叫位移多項(xiàng)式基（ShiftedPolynomialBasis，SPB).由于這種位移 多項(xiàng)式基能夠在時(shí)間或空間上有效實(shí)現(xiàn)有限域乘法運(yùn)算，文獻(xiàn)[8]和[9]多種基于此基地 的乘法器。對于一些五項(xiàng)多項(xiàng)式，文獻(xiàn)[10]和[11]給出了特定m值得位移多項(xiàng)式乘法器。 最近，文獻(xiàn)[12]提出了一種一般化的多項(xiàng)式基（GeneralizedPolynomialBasis,GPB)乘 法器，并給出位移多項(xiàng)式基是一般化多項(xiàng)式基的一種。
[0004] 文獻(xiàn)[13]至文獻(xiàn)[21]提出多種乘法器架構(gòu)，這些乘法器架構(gòu)可分為兩類，一種是 脈動(dòng)結(jié)構(gòu)，另一種是非脈動(dòng)結(jié)構(gòu)。一般地，脈動(dòng)結(jié)構(gòu)的乘法器能夠提供更高的吞吐量，同時(shí) 由于高頻率操作，所消耗的能量很高。除此之外，脈動(dòng)結(jié)構(gòu)原本在域的最小平方根運(yùn)算具 有很高延遲，并需要大量的暫存器。此外，高頻率操作和高吞吐量的脈動(dòng)結(jié)構(gòu)并不適用于 大多數(shù)實(shí)際應(yīng)用。因此，為了避免脈動(dòng)結(jié)構(gòu)的缺點(diǎn)，在二位元擴(kuò)域和素?cái)?shù)域中，一些非脈動(dòng) 結(jié)構(gòu)并可擴(kuò)展乘法器被提出。這種可擴(kuò)展特性是利用硬件折疊來確定部分積的數(shù)量，以此 獲得完整的乘法結(jié)果，從而能夠在時(shí)間和空間復(fù)雜度上取得平衡。文獻(xiàn)[15]、[19]和[21] 的可擴(kuò)展乘法器是基于固定大小dXd的HankeI矩陣向量乘積（HankeIMatrix-Vector Product，HMVP)方法設(shè)計(jì)。利用經(jīng)典的分割方法，完整的乘法結(jié)果是通過部分積得到 a 的。選擇合適的HMVP結(jié)構(gòu)能夠產(chǎn)生比經(jīng)典數(shù)位串行乘法器更低延遲的架構(gòu)。
[0005]利用分而治之的方法，Karatsuba-Ofman方法（Karatsub-OfmanAlgorithm，KA) 能夠提供一種有效分割方法，實(shí)現(xiàn)低延遲乘法運(yùn)算。為了進(jìn)一步降低延遲，文獻(xiàn)[23]已 經(jīng)給出5、6和7分割方法。文獻(xiàn)[24]講這種方法引用到次二次Toeplitz矩陣向量乘積 (ToeplitzMatrix-VectorProduct,TMVP)中，來實(shí)現(xiàn)有限基于優(yōu)化的正規(guī)基，對偶基和位 移多項(xiàng)式基。最近，文獻(xiàn)[25]提出了一種利用次二次TMVP方法設(shè)計(jì)的低延遲數(shù)位串行脈 動(dòng)結(jié)構(gòu)的雙基底乘法器。文獻(xiàn)[26]也提出一種基于Karatsuba方法的數(shù)位串行脈動(dòng)結(jié)構(gòu) 乘法器，具有低延遲特性。
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【發(fā)明內(nèi)容】

[0027] 本發(fā)明的目的在于提供一種低復(fù)雜度數(shù)位串行并可擴(kuò)展以為多項(xiàng)式基乘法器，旨 在解決現(xiàn)有技術(shù)中乘法器存在的問題。
[0028] 本發(fā)明是這樣實(shí)現(xiàn)的，一種數(shù)位并行乘法器，該數(shù)位并行乘法器包括輸入端A、輸 入端Btl. ..BmBim、輸出端C及計(jì)算單元，所述輸入端A及輸入端Btl. ..BmBim分別輸入計(jì)算 單元，經(jīng)過計(jì)算處理后自所述計(jì)算單元的輸出端C輸出，所述計(jì)算單元輸出的計(jì)算公式：
[0029] C=lUABd+AI^xd+…+ABj^xW^OmodF(X)，其中，R是一個(gè)非零多項(xiàng)式，X是不可約 多項(xiàng)式F(X)的一個(gè)根，d是分割長度，p是分割的段數(shù)，modF(X)是對所得結(jié)果進(jìn)行約減即 求模運(yùn)算。
[0030] 本發(fā)明的進(jìn)一步技術(shù)方案是：所述計(jì)算單元需要時(shí)鐘周期用于完成A 和B的乘法運(yùn)算，其中每個(gè)時(shí)鐘周期的間隔為T=TA+(l+31ogbn)Tx，1\和Tx分別表示一個(gè)AND邏輯門和一個(gè)XOR邏輯門的延遲。
[0031] 本發(fā)明的進(jìn)一步技術(shù)方案是：所述計(jì)算單元包括EPl模塊、第一運(yùn)算模塊、第二運(yùn) 算模塊及加法器，所述輸入端A輸入所述EPl模塊輸入端，所述EPl模塊輸出端分別輸入所 述第一運(yùn)算模塊及第二運(yùn)算模塊的輸入端，所述輸入端Btl. ..Bp_2Bh依次輸入所述第一運(yùn) 算模塊及第二運(yùn)算模塊中的EP2單元的輸入端，所述第一運(yùn)算模塊及第二運(yùn)算模塊的輸出 端分別輸入加法器輸入端，經(jīng)所述加法器運(yùn)算后輸出，所述第二運(yùn)算模塊為多個(gè)依次平行 設(shè)置。
[0032] 本發(fā)明的進(jìn)一步技術(shù)方案是：所述第一運(yùn)算模塊包括EP2單元、PWM單元及重構(gòu)單 元，所述EP2單元輸出端連接所述PWM單元輸入端,所述PWM單元輸出端連接所述重構(gòu)單元 輸入端。
[0033] 本發(fā)明的進(jìn)一步技術(shù)方案是：所述第二運(yùn)算模塊包括EP2單元、PWM單元、重構(gòu)單 元及移位單元，所述EP2單元輸出端連接所述PWM單元輸入端，所述PWM單元輸出端連接所 述重構(gòu)單元輸入端，所述重構(gòu)單元輸出端連接所述移位單元輸入端。
[0034] 本發(fā)明的另一目的在于提供一種數(shù)位串行乘法器，該乘法器包括權(quán)利要求1-3任 一項(xiàng)所述的數(shù)位并行乘法器、累加單元及FPR單元，所述數(shù)位并行乘法器輸出端連接所述 累加單元輸入端，所述累加單元輸出端連接所述FPR單元輸入端，經(jīng)過計(jì)算處理后自所述 FPR單元的輸出端輸出，所述累加單元由（n+d-1)個(gè)XOR邏輯門構(gòu)成，用于計(jì)算當(dāng)前部分 積AiBi和暫存器<D>保存的值D的和；所述FPR單元實(shí)現(xiàn)計(jì)算輸出C，其公式：C=RDmod F(x)，其中，R是一個(gè)非零多項(xiàng)式，D是A和B乘積結(jié)果，modF(x)是對所得結(jié)果進(jìn)行約減即 求模運(yùn)算。
[0035] 本發(fā)明的進(jìn)一步技術(shù)方案是：所述累加單元包括加法器、暫存器D及移位模塊，所 述加法器輸出端連接所述暫存器D輸入端，所述暫存器D輸出端連接所述移位模塊輸入端， 所述移位模塊輸出端連接所述加法器輸入端。
[0036] 本發(fā)明的另一目的在于提供一種可擴(kuò)展SPB/GPB的乘法器，所述乘法器包括權(quán)利 要求1-5任一項(xiàng)所述的數(shù)位并行乘法器、控制單元、兩個(gè)操作數(shù)生成電路、暫存器A、暫存器 B、數(shù)位對齊電路及FPR單元，所述暫存器A的輸出端經(jīng)一所述操作數(shù)生成電路連接所述數(shù) 位并行乘法器輸入端，所述暫存器B的輸出端經(jīng)一所述操作數(shù)生成電路連接所述數(shù)位并行 乘法器輸入端，所述控制單元的輸出端分別連接兩個(gè)所述操作數(shù)生成電路的輸入端和所述 數(shù)位對齊電路的輸入端，所述數(shù)位并行乘法器輸出端連接所述數(shù)位對齊電路的輸入端，所 述數(shù)位對齊電路的輸出端連接所述FPR單元的輸入端，經(jīng)所述FPR單元運(yùn)算輸出C，其C公 式：C=RDmodF(X)，兩個(gè)所述操作數(shù)生成電路的計(jì)算公式分別為：
[0037] 4 = ^SljnAl + Sllj2A2) + (Si-+SljlAi + s,J24) f
[0038]罵=(Si ^ Si十 (Au爲(wèi)+ Su A 式為：= 5;.?，所述數(shù)位對齊電路的計(jì)算公式為：
[0039] D D + + q.y.? 式，所述數(shù)位并行乘法器輸入所述數(shù)位對齊電路線路上的位數(shù)為：

【權(quán)利要求】
1. 一種數(shù)位并行乘法器，其特征在于，該數(shù)位并行乘法器包括輸入端A、輸入端 Btl. ..BmBim、輸出端C及計(jì)算單元，所述輸入端A及輸入端Btl. ..BmBim分別輸入計(jì)算單元， 經(jīng)過計(jì)算處理后自所述計(jì)算單元的輸出端C輸出，所述計(jì)算單元輸出的計(jì)算公式： C=lUABd+ABy+…+ABj^x^'niodF(x)，其中，R是一個(gè)非零多項(xiàng)式，X是不可約多項(xiàng) 式F(X)的一個(gè)根，d是分割長度，p是分割的段數(shù)，modF(X)是對所得結(jié)果進(jìn)行約減即求模 運(yùn)算。
2. 根據(jù)權(quán)利要求1所述的數(shù)位并行乘法器，其特征在于，所述計(jì)算單元需要 p="to&t+ 1時(shí)鐘周期用于完成A和B的乘法運(yùn)算，其中每個(gè)時(shí)鐘周期的間隔為T= Ta+(l+31ogbn)Tx，Ta和Tx分別表示一個(gè)AND邏輯門和一個(gè)XOR邏輯門的延遲。
3. 根據(jù)權(quán)利要求1或2所述的數(shù)位并行乘法器，其特征在于，所述計(jì)算單元包括EPl 模塊、第一運(yùn)算模塊、第二運(yùn)算模塊及加法器，所述輸入端A輸入所述EPl模塊輸入端， 所述EPl模塊輸出端分別輸入所述第一運(yùn)算模塊及第二運(yùn)算模塊的輸入端，所述輸入端 Btl. ..BmBim依次輸入所述第一運(yùn)算模塊及第二運(yùn)算模塊中的EP2單元的輸入端，所述第一 運(yùn)算模塊及第二運(yùn)算模塊的輸出端分別輸入加法器輸入端，經(jīng)所述加法器運(yùn)算后輸出，所 述第二運(yùn)算模塊為多個(gè)依次平行設(shè)置。
4. 根據(jù)權(quán)利要求3所述的數(shù)位并行乘法器，其特征在于，所述第一運(yùn)算模塊包括EP2單 元、PWM單元及重構(gòu)單元，所述EP2單元輸出端連接所述PWM單元輸入端，所述PWM單元輸 出端連接所述重構(gòu)單元輸入端。
5. 根據(jù)權(quán)利要求4所述的數(shù)位并行乘法器，其特征在于，所述第二運(yùn)算模塊包括EP2 單元、PWM單元、重構(gòu)單元及移位單元，所述EP2單元輸出端連接所述PWM單元輸入端，所述 PWM單元輸出端連接所述重構(gòu)單元輸入端，所述重構(gòu)單元輸出端連接所述移位單元輸入端。
6. -種數(shù)位串行乘法器，其特征在于，該乘法器包括權(quán)利要求1-3任一項(xiàng)所述的數(shù)位 并行乘法器、累加單元及FPR單元，所述數(shù)位并行乘法器輸出端連接所述累加單元輸入端， 所述累加單元輸出端連接所述FPR單元輸入端，經(jīng)過計(jì)算處理后自所述FPR單元的輸出端 輸出，所述累加單元由（η+d-l)個(gè)XOR邏輯門構(gòu)成，用于計(jì)算當(dāng)前部分積AiBi和暫存器<D> 保存的值D的和；所述FPR單元實(shí)現(xiàn)計(jì)算輸出C，其公式：C=RDmodF(X)，其中，R是一個(gè) 非零多項(xiàng)式，D是A和B乘積結(jié)果，modF(X)是對所得結(jié)果進(jìn)行約減即求模運(yùn)算。
7. 根據(jù)權(quán)利要求6所述的數(shù)位串行乘法器，其特征在于，所述累加單元包括加法器、暫 存器D及移位模塊，所述加法器輸出端連接所述暫存器D輸入端，所述暫存器D輸出端連接 所述移位模塊輸入端，所述移位模塊輸出端連接所述加法器輸入端。
8. -種可擴(kuò)展SPB/GPB的乘法器，其特征在于，所述乘法器包括權(quán)利要求1-5任 一項(xiàng)所述的數(shù)位并行乘法器、控制單元、兩個(gè)操作數(shù)生成電路、暫存器A、暫存器B、 數(shù)位對齊電路及FPR單元，所述暫存器A的輸出端經(jīng)一所述操作數(shù)生成電路連接 所述數(shù)位并行乘法器輸入端，所述暫存器B的輸出端經(jīng)一所述操作數(shù)生成電路連 接所述數(shù)位并行乘法器輸入端，所述控制單元的輸出端分別連接兩個(gè)所述操作數(shù) 生成電路的輸入端和所述數(shù)位對齊電路的輸入端，所述數(shù)位并行乘法器輸出端連 接所述數(shù)位對齊電路的輸入端，所述數(shù)位對齊電路的輸出端連接所述FPR單元的 輸入端，經(jīng)所述FPR單元運(yùn)算輸出C，其C公式：C=RDmodF(x)，兩個(gè)所述操作數(shù) 生成電路的計(jì)算公式分別為：4 - 為+\iir4 -.Vic，七）'+-(\iit為 屬=〇,.--,A+)+(?,Λ+iU聲I+心A)，所述數(shù)位并行乘法器計(jì)算公式為： ζ=ξ；!,，所述數(shù)位對齊電路的計(jì)算公式為： 爾 述數(shù)位并行乘法器輸入所述數(shù)位對齊電路線路上的位數(shù)為：(4?i)-Wi。 3
9. 根據(jù)權(quán)利要求8所述的數(shù)位串行乘法器，其特征在于，所述操作數(shù)生成電路包括兩 個(gè)控制器MUX及加法器，兩個(gè)所述控制器的輸出端分別輸入所述加法器的輸入端。
10. 根據(jù)權(quán)利要求9所述的數(shù)位串行乘法器，其特征在于，所述數(shù)位對齊電路包括控制 總線、加法器及暫存器D，所述控制總線輸出端連接所述加法器輸入端，所述加法器輸出端 連接所述暫存器D輸入端，所述暫存器D輸入端連接所述加法器輸入端，所述控制總線輸入 所述加法器線路上的位數(shù)為：（2m-l)-bit。
【文檔編號】G06F7/52GK104239279SQ201410459796
【公開日】2014年12月24日 申請日期:2014年9月10日 優(yōu)先權(quán)日:2014年9月10日
【發(fā)明者】潘正祥, 楊春生, 李秋瑩, 閆立軍, 蔡正富 申請人:哈爾濱工業(yè)大學(xué)深圳研究生院, 艾美特電器（深圳）有限公司