一種多核處理器時(shí)鐘分布裝置制造方法
【專利摘要】本發(fā)明涉及一種多核處理器時(shí)鐘分布裝置，包括鎖相環(huán)、時(shí)鐘傳輸網(wǎng)絡(luò)和處理器核心，還包括分頻偏相器，所述鎖相環(huán)的時(shí)鐘輸出端口與所述時(shí)鐘傳輸網(wǎng)絡(luò)的時(shí)鐘輸入端口連接，所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口與所述分頻偏相器的時(shí)鐘輸入端口連接，所述分頻偏相器與所述多核處理器核心的時(shí)鐘輸入端口連接；所述鎖相環(huán)用于產(chǎn)生系統(tǒng)所需工作時(shí)鐘的兩倍頻時(shí)鐘信號，所述兩倍頻時(shí)鐘信號通過所述時(shí)鐘傳輸網(wǎng)絡(luò)傳輸至所述分頻偏相器，所述兩倍頻時(shí)鐘信號經(jīng)所述分頻偏相器分頻后產(chǎn)生不同相位的處理器核心工作時(shí)鐘輸入至所述多核處理器核心。本發(fā)明可降低多核處理器瞬時(shí)峰值功耗。
【專利說明】—種多核處理器時(shí)鐘分布裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及多核處理器系統(tǒng)，特別是涉及一種多核處理器時(shí)鐘分布裝置。

【背景技術(shù)】
[0002]多核處理器的時(shí)鐘由鎖相環(huán)產(chǎn)生，生成的時(shí)鐘通過時(shí)鐘傳輸網(wǎng)絡(luò)傳輸至多核處理器的每一個(gè)核心。如圖1所不，鎖相環(huán)I的時(shí)鐘輸出端口與時(shí)鐘傳輸網(wǎng)絡(luò)2的時(shí)鐘輸入端口連接，時(shí)鐘傳輸網(wǎng)絡(luò)2的輸出端口與處理器核心4的時(shí)鐘輸入端口連接。鎖相環(huán)I產(chǎn)生系統(tǒng)所需時(shí)鐘信號，時(shí)鐘信號通過時(shí)鐘傳輸網(wǎng)絡(luò)2傳輸至處理器核心4。然而本發(fā)明的發(fā)明人發(fā)現(xiàn)，在已披露的現(xiàn)有技術(shù)中，時(shí)鐘傳輸網(wǎng)絡(luò)傳輸至多核處理器各核心的時(shí)鐘為同頻率同相位的時(shí)鐘，這種方法會導(dǎo)致多核處理器內(nèi)所有與時(shí)鐘連接的觸發(fā)器在同時(shí)刻翻轉(zhuǎn)，造成多核處理器產(chǎn)生較大的瞬時(shí)峰值功耗，影響多核處理器工作的穩(wěn)定性。


【發(fā)明內(nèi)容】

[0003]本發(fā)明所要解決的技術(shù)問題是提供一種多核處理器時(shí)鐘分布裝置，可降低多核處理器瞬時(shí)峰值功耗。
[0004]本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是:提供一種多核處理器時(shí)鐘分布裝置，包括鎖相環(huán)、時(shí)鐘傳輸網(wǎng)絡(luò)和處理器核心，還包括分頻偏相器，所述鎖相環(huán)的時(shí)鐘輸出端口與所述時(shí)鐘傳輸網(wǎng)絡(luò)的時(shí)鐘輸入端口連接，所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口與所述分頻偏相器的時(shí)鐘輸入端口連接，所述分頻偏相器與所述多核處理器核心的時(shí)鐘輸入端口連接；所述鎖相環(huán)用于產(chǎn)生系統(tǒng)所需工作時(shí)鐘的兩倍頻時(shí)鐘信號，所述兩倍頻時(shí)鐘信號通過所述時(shí)鐘傳輸網(wǎng)絡(luò)傳輸至所述分頻偏相器，所述兩倍頻時(shí)鐘信號經(jīng)所述分頻偏相器分頻后產(chǎn)生不同相位的處理器核心工作時(shí)鐘輸入至所述多核處理器核心。
[0005]所述分頻偏相器用于產(chǎn)生四種不同相位的處理器核心工作時(shí)鐘。
[0006]所述分頻偏相器包括第一分頻電路、第二分頻電路和選擇器，所述第一分頻電路的輸入端直接與所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口連接，所述第一分頻電路的輸出端與所述選擇器的第一輸入端相連，所述第一分頻電路的輸出端還通過一個(gè)反相器與所述選擇器的第二輸入端相連；所述第二分頻電路的輸入端與一個(gè)輸入端與所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口連接的反相器的輸出端相連，所述第二分頻電路的輸出端與所述選擇器的第三輸入端相連，所述第二分頻電路的輸出端還通過一個(gè)反相器與所述選擇器的第四輸入端相連。
[0007]所述分頻偏相器包括第一 D觸發(fā)器、第二 D觸發(fā)器和選擇器；所述第一 D觸發(fā)器的時(shí)鐘端與所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口連接，第一 D觸發(fā)器的數(shù)據(jù)端與第一反相器的輸出端連接，第一 D觸發(fā)器的輸出端與所述第一反相器的輸入端連接；所述第一 D觸發(fā)器的輸出端還通過第四反相器與所述選擇器的第二輸入端相連；所述第二 D觸發(fā)器的時(shí)鐘端與第二反相器的輸出端相連，所述第二反相器的輸入端與所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口連接，第二 D觸發(fā)器的數(shù)據(jù)端與第三反相器的輸出端連接，第二 D觸發(fā)器的輸出端與所述第三反相器的輸入端連接；所述第二 D觸發(fā)器的輸出端還通過第五反相器與所述選擇器的第四輸入端相連；所述選擇器的第一輸入端與所述第一 D觸發(fā)器的輸出端相連，所述選擇器的第三輸入端與所述第二 D觸發(fā)器的輸出端相連，所述選擇器的輸出端與所述多核處理器核心的時(shí)鐘輸入端口連接。
[0008]所述第一 D觸發(fā)器和第二 D觸發(fā)器均為CMOS型帶復(fù)位信號的時(shí)鐘上升沿觸發(fā)的D觸發(fā)器。
[0009]所述第一反相器、第二反相器、第三反相器、第四反相器和第五反相器均為CMOS型反相器。
[0010]有益效果
[0011]由于采用了上述的技術(shù)方案，本發(fā)明與現(xiàn)有技術(shù)相比，具有以下的優(yōu)點(diǎn)和積極效果:本發(fā)明在時(shí)鐘傳輸網(wǎng)絡(luò)和處理器核心之間增設(shè)分頻偏相器，當(dāng)時(shí)鐘通過時(shí)鐘網(wǎng)絡(luò)傳輸至與各個(gè)多核處理器核心相連的分頻偏相器時(shí)，各對應(yīng)的分頻偏相器產(chǎn)生不同相位的二分頻時(shí)鐘并將該時(shí)鐘傳輸至與其對應(yīng)的處理器核心，從而可以使多核處理器各核心的工作時(shí)鐘同頻率不同相位，減小多核處理器瞬時(shí)峰值功耗。

【專利附圖】

【附圖說明】
[0012]圖1是現(xiàn)有技術(shù)中多核處理器的時(shí)鐘分布裝置示意圖；
[0013]圖2是本發(fā)明的多核處理器時(shí)鐘分布裝置示意圖；
[0014]圖3是本發(fā)明中分頻偏相器的具體電路圖。

【具體實(shí)施方式】
[0015]下面結(jié)合具體實(shí)施例，進(jìn)一步闡述本發(fā)明。應(yīng)理解，這些實(shí)施例僅用于說明本發(fā)明而不用于限制本發(fā)明的范圍。此外應(yīng)理解，在閱讀了本發(fā)明講授的內(nèi)容之后，本領(lǐng)域技術(shù)人員可以對本發(fā)明作各種改動或修改，這些等價(jià)形式同樣落于本申請所附權(quán)利要求書所限定的范圍。
[0016]本發(fā)明的實(shí)施方式涉及一種多核處理器時(shí)鐘分布裝置，如圖2所示，包括鎖相環(huán)
1、時(shí)鐘傳輸網(wǎng)絡(luò)2和處理器核心4，還包括分頻偏相器3，所述鎖相環(huán)I的時(shí)鐘輸出端口與所述時(shí)鐘傳輸網(wǎng)絡(luò)2的時(shí)鐘輸入端口連接，所述時(shí)鐘傳輸網(wǎng)絡(luò)2的輸出端口與所述分頻偏相器3的時(shí)鐘輸入端口連接，所述分頻偏相器3與所述多核處理器核心4的時(shí)鐘輸入端口連接；所述鎖相環(huán)I用于產(chǎn)生系統(tǒng)所需工作時(shí)鐘的兩倍頻時(shí)鐘信號，所述兩倍頻時(shí)鐘信號通過所述時(shí)鐘傳輸網(wǎng)絡(luò)傳輸至所述分頻偏相器3，所述兩倍頻時(shí)鐘信號經(jīng)所述分頻偏相器3分頻后產(chǎn)生不同相位的處理器核心工作時(shí)鐘輸入至所述多核處理器核心4。所述分頻偏相器3用于產(chǎn)生四種不同相位的處理器核心工作時(shí)鐘。
[0017]其中，所述分頻偏相器包括第一分頻電路、第二分頻電路和選擇器，所述第一分頻電路的輸入端直接與所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口連接，所述第一分頻電路的輸出端與所述選擇器的第一輸入端相連，所述第一分頻電路的輸出端還通過一個(gè)反相器與所述選擇器的第二輸入端相連；所述第二分頻電路的輸入端與一個(gè)輸入端與所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口連接的反相器的輸出端相連，所述第二分頻電路的輸出端與所述選擇器的第三輸入端相連，所述第二分頻電路的輸出端還通過一個(gè)反相器與所述選擇器的第四輸入端相連。
[0018]圖3給出了一個(gè)分頻偏相器的具體電路圖，如圖3所示，所述分頻偏相器3包括第一D觸發(fā)器5、第二 D觸發(fā)器6和選擇器12 ;所述第一 D觸發(fā)器5的時(shí)鐘端CK與所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口連接，第一 D觸發(fā)器5的數(shù)據(jù)端D與第一反相器7的輸出端連接,第一D觸發(fā)器5的輸出端Q與所述第一反相器7的輸入端連接；所述第一 D觸發(fā)器5的輸出端還通過第四反相器10與所述選擇器12的第二輸入端B相連；所述第二 D觸發(fā)器6的時(shí)鐘端CK與第二反相器9的輸出端相連，所述第二反相器9的輸入端與所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口連接，第二 D觸發(fā)器6的數(shù)據(jù)端D與第三反相器8的輸出端連接，第二 D觸發(fā)器6的輸出端與所述第三反相器8的輸入端連接；所述第二 D觸發(fā)器6的輸出端還通過第五反相器11與所述選擇器12的第四輸入端D相連；所述選擇器12的第一輸入端A與所述第一 D觸發(fā)器5的輸出端Q相連，所述選擇器12的第三輸入端C與所述第二 D觸發(fā)器6的輸出端Q相連，所述選擇器12的輸出端X與所述多核處理器核心的時(shí)鐘輸入端口連接。其中，所述第一反相器7、第二反相器9、第三反相器8、第四反相器10和第五反相器11均為CMOS型反相器。
[0019]在圖3中，系統(tǒng)所需工作時(shí)鐘的兩倍頻時(shí)鐘a，輸入第一 D觸發(fā)器5的時(shí)鐘端CK，第一 D觸發(fā)器5為時(shí)鐘上升沿觸發(fā)的D觸發(fā)器，第一 D觸發(fā)器5的輸出端Q經(jīng)過第一反相器7與其自身的輸入端D相連,復(fù)位信號端13與第一 D觸發(fā)器5的復(fù)位端相連。上述結(jié)構(gòu)構(gòu)成了對兩倍頻時(shí)鐘a進(jìn)行二分頻的電路，第一 D觸發(fā)器5的輸出端Q的輸出信號為系統(tǒng)基準(zhǔn)相位時(shí)鐘b，該時(shí)鐘頻率為兩倍頻時(shí)鐘a的1/2。
[0020]基準(zhǔn)相位時(shí)鐘b輸入第四反相器10，生成與系統(tǒng)基準(zhǔn)相位時(shí)鐘b的相位差180°的偏相時(shí)鐘C。
[0021]系統(tǒng)所需時(shí)鐘的兩倍頻時(shí)鐘a，經(jīng)過第二反相器，生成兩倍頻反相時(shí)鐘f，輸入第二D觸發(fā)器6的時(shí)鐘端CK，第二 D觸發(fā)器6為時(shí)鐘上升沿觸發(fā)的D觸發(fā)器，第二 D觸發(fā)器6的輸出端Q經(jīng)過第三反相器8與其自身的輸入端D相連,復(fù)位信號端13與D觸發(fā)器6的復(fù)位端相連。上述結(jié)構(gòu)構(gòu)成了對兩倍頻反相時(shí)鐘f進(jìn)行二分頻的電路，第二 D觸發(fā)器6輸出端Q的輸出信號為偏相時(shí)鐘山該時(shí)鐘頻率為兩倍頻反相時(shí)鐘f的1/2，該時(shí)鐘相位與系統(tǒng)基準(zhǔn)相位時(shí)鐘b的相位差90°。
[0022]偏相時(shí)鐘d輸入第五反相器11，生成與系統(tǒng)基準(zhǔn)相位時(shí)鐘b的相位差270°的偏相時(shí)鐘e。
[0023]系統(tǒng)基準(zhǔn)相位時(shí)鐘b、偏相時(shí)鐘C、偏相時(shí)鐘d、偏相時(shí)鐘e輸入選擇器12，通過配置選擇器12，可以選擇四種輸入時(shí)鐘的任意一種輸出，生成處理器核心工作時(shí)鐘。
[0024]將多核處理器中的各個(gè)處理器核心與時(shí)鐘傳輸網(wǎng)絡(luò)之間插入分頻偏相器，并對各個(gè)分頻偏相器內(nèi)的選擇器設(shè)置不同的配置，就可使各個(gè)處理器核心工作在同頻率不同相位的時(shí)鐘下，從而減小多核處理器瞬時(shí)峰值功耗。
【權(quán)利要求】
1.一種多核處理器時(shí)鐘分布裝置，包括鎖相環(huán)(1)、時(shí)鐘傳輸網(wǎng)絡(luò)(2)和處理器核心(4)，其特征在于，還包括分頻偏相器(3)，所述鎖相環(huán)(1)的時(shí)鐘輸出端口與所述時(shí)鐘傳輸網(wǎng)絡(luò)⑵的時(shí)鐘輸入端口連接，所述時(shí)鐘傳輸網(wǎng)絡(luò)⑵的輸出端口與所述分頻偏相器(3)的時(shí)鐘輸入端口連接，所述分頻偏相器(3)與所述多核處理器核心(4)的時(shí)鐘輸入端口連接；所述鎖相環(huán)(1)用于產(chǎn)生系統(tǒng)所需工作時(shí)鐘的兩倍頻時(shí)鐘信號，所述兩倍頻時(shí)鐘信號通過所述時(shí)鐘傳輸網(wǎng)絡(luò)(2)傳輸至所述分頻偏相器(3)，所述兩倍頻時(shí)鐘信號經(jīng)所述分頻偏相器(3)分頻后產(chǎn)生不同相位的處理器核心工作時(shí)鐘輸入至所述多核處理器核心(4)。
2.根據(jù)權(quán)利要求1所述的多核處理器時(shí)鐘分布裝置，其特征在于，所述分頻偏相器(3)用于產(chǎn)生四種不同相位的處理器核心工作時(shí)鐘。
3.根據(jù)權(quán)利要求1所述的多核處理器時(shí)鐘分布裝置，其特征在于，所述分頻偏相器包括第一分頻電路、第二分頻電路和選擇器，所述第一分頻電路的輸入端直接與所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口連接，所述第一分頻電路的輸出端與所述選擇器的第一輸入端相連，所述第一分頻電路的輸出端還通過一個(gè)反相器與所述選擇器的第二輸入端相連；所述第二分頻電路的輸入端與一個(gè)輸入端與所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口連接的反相器的輸出端相連，所述第二分頻電路的輸出端與所述選擇器的第三輸入端相連，所述第二分頻電路的輸出端還通過一個(gè)反相器與所述選擇器的第四輸入端相連。
4.根據(jù)權(quán)利要求1所述的多核處理器時(shí)鐘分布裝置，其特征在于，所述分頻偏相器(3)包括第一 D觸發(fā)器(5)、第二 D觸發(fā)器(6)和選擇器(12);所述第一 D觸發(fā)器(5)的時(shí)鐘端與所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口連接，第一 D觸發(fā)器(5)的數(shù)據(jù)端與第一反相器(7)的輸出端連接，第一 D觸發(fā)器(5)的輸出端與所述第一反相器(7)的輸入端連接；所述第一 D觸發(fā)器(5)的輸出端還通過第四反相器(10)與所述選擇器(12)的第二輸入端相連；所述第二 D觸發(fā)器￠)的時(shí)鐘端與第二反相器(9)的輸出端相連，所述第二反相器(9)的輸入端與所述時(shí)鐘傳輸網(wǎng)絡(luò)的輸出端口連接，第二 D觸發(fā)器￠)的數(shù)據(jù)端與第三反相器(8)的輸出端連接，第二 D觸發(fā)器(6)的輸出端與所述第三反相器⑶的輸入端連接；所述第二 D觸發(fā)器出)的輸出端還通過第五反相器(11)與所述選擇器(12)的第四輸入端相連；所述選擇器(12)的第一輸入端與所述第一 D觸發(fā)器(5)的輸出端相連，所述選擇器(12)的第三輸入端與所述第二 D觸發(fā)器(6)的輸出端相連，所述選擇器(12)的輸出端與所述多核處理器核心的時(shí)鐘輸入端口連接。
5.根據(jù)權(quán)利要求4所述的多核處理器時(shí)鐘分布裝置，其特征在于，所述第一D觸發(fā)器(5)和第二D觸發(fā)器(6)均為CMOS型帶復(fù)位信號的時(shí)鐘上升沿觸發(fā)的D觸發(fā)器。
6.根據(jù)權(quán)利要求4所述的多核處理器時(shí)鐘分布裝置，其特征在于，所述第一反相器(7)、第二反相器(9)、第三反相器(8)、第四反相器(10)和第五反相器(11)均為CMOS型反相器。
【文檔編號】G06F1/32GK104460825SQ201410686560
【公開日】2015年3月25日 申請日期:2014年11月25日 優(yōu)先權(quán)日:2014年11月25日
【發(fā)明者】胡向東, 王曉, 張歡, 柯希明, 姚榮 申請人:上海高性能集成電路設(shè)計(jì)中心