一種pos-phy接口設(shè)備及設(shè)計方法
【專利摘要】本發(fā)明提供一種POS-PHY接口設(shè)備及設(shè)計方法。POS-PHY接口設(shè)備包括一塊主控卡和至少一塊業(yè)務(wù)卡；主控卡上的芯片通過背板上的POS-PHY總線與所述業(yè)務(wù)卡上的芯片相連；POS-PHY接口設(shè)備的時鐘驅(qū)動芯片位于所述主控卡，接口時鐘信號從所述時鐘驅(qū)動芯片經(jīng)過主控卡上的熱插拔時鐘芯片和業(yè)務(wù)卡上的熱插拔時鐘芯片到達所述業(yè)務(wù)卡芯片；接口時鐘信號經(jīng)過FPGA延時電路后到達所述主控卡的芯片，所述FPGA延時電路使得所述時鐘信號延時預(yù)設(shè)時間段后到達所述主控卡的芯片，所述預(yù)設(shè)時間段為接口時鐘信號從所述時鐘驅(qū)動芯片到達所述業(yè)務(wù)卡芯片的時間。本發(fā)明的技術(shù)方案在背板上可以實現(xiàn)POS-PHY最大接口速率。
【專利說明】—種POS-PHY接口設(shè)備及設(shè)計方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種計算機接口設(shè)計，特別是涉及一種POS-PHY接口設(shè)備及設(shè)計方法。

【背景技術(shù)】
[0002]POS-PHY(Packet over SONET(SDH)-Physical layer)是一種在同步光纖網(wǎng)絡(luò)SONET (Synchronous Optical Network)上實現(xiàn)鏈路層和物理層之間報文傳遞的接口。POS-PHY接口有著廣泛的應(yīng)用領(lǐng)域。例如，POS-PHY可作為通信領(lǐng)域VDSL(Very-high-bit-rate Digital Subscriber Loop,甚高速數(shù)字用戶環(huán)網(wǎng))中網(wǎng)絡(luò)處理器(NP, Network Processor)和 VDSL 數(shù)字信號處理器(DSP, Digital Signal Processing)芯片的接口?；蛘邔?POS-PHY 接口用于新的 ADSL (Asymmetric Digital Subscriber Loop,非對稱數(shù)字用戶環(huán)路)的接入系統(tǒng)設(shè)備中。
[0003]POS-PHY接口時鐘的通常頻率為50MHz。在一個連接網(wǎng)絡(luò)處理器(NP，NetworkProcessor)和信號處理器 DSP (digital Signal Processor)的 P0S-PHY 接口設(shè)備中，如果NP和DSP在一塊PCB (Printed Circuit Board,印刷電路板)單板上，由于走線距離短且拓?fù)浣Y(jié)構(gòu)簡單，可以實現(xiàn)50Mbps的數(shù)據(jù)傳輸率。為了節(jié)省成本，實際中通常會盡可能復(fù)用NP，此時采用POS-PHY背板方案，使得多個DSP共用一個NP。但在多個DSP共用一個NP的情況下，NP和DSP分屬于不同的PCB單板，這時由于支持熱插拔需要增加接口芯片，導(dǎo)致POS-PHY接口拓?fù)浣Y(jié)構(gòu)變得相對復(fù)雜，時延增加；同時，由于連接不同芯片的走線距離加長，信號的延遲也增大，最終導(dǎo)致POS-PHY接口上背板的設(shè)計數(shù)據(jù)傳輸速率一般最大達到40Mbps，不能到達與POS-PHY接口時鐘頻率50MHz —致的數(shù)據(jù)傳輸速率50MHz。
[0004]鑒于此，如何在采用POS-PHY背板方案時提高POS-PHY接口數(shù)據(jù)傳輸速率就成為本領(lǐng)域技術(shù)人員亟待解決的問題。


【發(fā)明內(nèi)容】

[0005]鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種POS-PHY接口設(shè)備及設(shè)計方法，用于解決現(xiàn)有技術(shù)中采用POS-PHY背板方案時無法達到最大POS-PHY接口數(shù)據(jù)傳輸速率的問題。
[0006]為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種POS-PHY接口設(shè)備，所述POS-PHY接口設(shè)備包括一塊主控卡和至少一塊業(yè)務(wù)卡；所述主控卡上的芯片通過背板上的POS-PHY總線與所述業(yè)務(wù)卡上的芯片相連；所述POS-PHY接口設(shè)備的時鐘驅(qū)動芯片位于所述主控卡，所述接口時鐘信號從所述時鐘驅(qū)動芯片經(jīng)過主控卡上的熱插拔時鐘芯片和業(yè)務(wù)卡上的熱插拔時鐘芯片到達所述業(yè)務(wù)卡芯片；所述接口時鐘信號經(jīng)過FPGA延時電路后到達所述主控卡的芯片，所述FPGA延時電路使得所述時鐘信號延時預(yù)設(shè)時間段后到達所述主控卡的芯片，所述預(yù)設(shè)時間段為接口時鐘信號從所述時鐘驅(qū)動芯片到達所述業(yè)務(wù)卡芯片的時間。
[0007]可選地，所述主控卡芯片與所有所述業(yè)務(wù)卡芯片的走線長度和所述時鐘驅(qū)動芯片與所有所述業(yè)務(wù)卡芯片的走線長度差異不超過0.5英寸。
[0008]可選地，所述預(yù)設(shè)時間包括所述主控卡的熱插拔時鐘芯片產(chǎn)生的延時值、業(yè)務(wù)卡上的熱插拔時鐘芯片產(chǎn)生的延時值、以及所述時鐘驅(qū)動芯片與所述業(yè)務(wù)卡芯片的走線產(chǎn)生的延時值之和。
[0009]可選地，所述FPGA延時電路通過門電路延時實現(xiàn)。
[0010]可選地，所述FPGA延時電路通過鎖相環(huán)與門電路延時共同實現(xiàn)。
[0011]可選地，所述主控卡上的芯片為網(wǎng)絡(luò)處理器芯片，即NP芯片。
[0012]可選地，所述業(yè)務(wù)卡上的芯片為數(shù)據(jù)信號處理芯片，即DSP芯片。
[0013]本發(fā)明提供一種POS-PHY接口設(shè)計方法，應(yīng)用于一塊主控卡通過背板上的POS-PHY總線與至少一塊業(yè)務(wù)卡相連的接口設(shè)備，所述POS-PHY接口設(shè)計方法包括:所述主控卡芯片和所述業(yè)務(wù)卡芯片同一個時鐘源；通過FPGA延時電路使得所述時鐘信號到達所述業(yè)務(wù)卡的時鐘相位與所述時鐘信號到達所述主控卡芯片的時鐘相位一致。
[0014]可選地，所述通過FPGA延時電路使得所述時鐘信號到達所述業(yè)務(wù)卡的時鐘相位與所述時鐘信號到達所述主控卡芯片的時鐘相位一致的具體實現(xiàn)包括:所述POS-PHY總線上的時鐘源位于所述主控卡端，所述POS-PHY總線上的時鐘信號通過主控卡和業(yè)務(wù)卡上的熱插拔時鐘芯片到達所述業(yè)務(wù)卡的芯片；所述POS-PHY總線上的時鐘信號經(jīng)過FPGA延時電路后到達所述主控卡的芯片，所述FPGA延時電路使得所述時鐘信號延時預(yù)設(shè)時間段后到達所述主控卡的芯片；所述預(yù)設(shè)時間段為接口時鐘信號從所述時鐘驅(qū)動芯片到達所述業(yè)務(wù)卡芯片的時間。
[0015]可選地，所述FPGA延時電路通過門電路延時實現(xiàn)。
[0016]可選地，所述FPGA延時電路通過鎖相環(huán)與門電路延時共同實現(xiàn)。
[0017]如上所述，本發(fā)明的一種POS-PHY接口設(shè)備及設(shè)計方法，具有以下有益效果:通過FPGA延時電路調(diào)節(jié)時鐘到NP的時鐘延時，使本設(shè)計中的50Mbps的POS-PHY接口的時間余量達到了 40Mbps的接口的POS-PHY接口的時間余量的水平，來滿足50Mbps的P0S-PHY接口總線的穩(wěn)定性和可靠性。

【專利附圖】

【附圖說明】
[0018]圖1顯示為本發(fā)明的一種POS-PHY接口設(shè)備的一實施例的結(jié)構(gòu)示意圖。
[0019]圖2顯示為本發(fā)明的一種POS-PHY接口設(shè)備的一實施例的結(jié)構(gòu)示意圖。
[0020]圖3顯示為本發(fā)明的一種POS-PHY接口設(shè)備的一實施例的結(jié)構(gòu)示意圖。
[0021]圖4顯示為本發(fā)明的一種POS-PHY接口設(shè)計方法的一實施例的流程示意圖。
[0022]元件標(biāo)號說明
[0023]IPOS-PHY 接口設(shè)備
[0024]11主控卡
[0025]111主控卡熱插拔時鐘芯片
[0026]112時鐘驅(qū)動芯片
[0027]113FPGA 延時電路
[0028]114主控卡芯片
[0029]12業(yè)務(wù)卡
[0030]121業(yè)務(wù)卡熱插拔時鐘芯片
[0031]122業(yè)務(wù)卡芯片
[0032]SI ?S2步驟

【具體實施方式】
[0033]以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應(yīng)用，本說明書中的各項細(xì)節(jié)也可以基于不同觀點與應(yīng)用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。
[0034]需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0035]本發(fā)明提供一種POS-PHY接口設(shè)備。在一個實施例中，如圖1所示，所述P0S-PHY接口設(shè)備I包括一塊主控卡11和至少一塊業(yè)務(wù)卡12，所述主控卡I上設(shè)有熱插拔時鐘芯片
111、時鐘驅(qū)動芯片112、FPGA延時電路113、以及主控卡芯片114。所述業(yè)務(wù)卡12上設(shè)有熱插拔時鐘芯片121、業(yè)務(wù)卡芯片122。所述主控卡11也可稱為主控板11，業(yè)務(wù)卡12也可稱為業(yè)務(wù)板12。其中:
[0036]所述主控卡11上的芯片(即主控卡芯片114)通過背板上的POS-PHY總線與所述業(yè)務(wù)卡12上的芯片(即業(yè)務(wù)卡芯片122)相連。所述POS-PHY接口設(shè)備I的時鐘驅(qū)動芯片112位于所述主控卡12上，所述接口時鐘信號從所述時鐘驅(qū)動芯片112經(jīng)過主控卡11上的熱插拔時鐘芯片(主控卡熱插拔時鐘芯片111)和業(yè)務(wù)卡12上的熱插拔時鐘芯片(業(yè)務(wù)卡熱插拔時鐘芯片121)到達所述業(yè)務(wù)卡芯片122。所述接口時鐘信號經(jīng)過FPGA延時電路113后到達所述主控卡11的芯片(主控卡芯片114)，所述FPGA延時電路113使得所述時鐘信號延時預(yù)設(shè)時間段后到達所述主控卡的芯片(主控卡芯片114)，所述預(yù)設(shè)時間段為接口時鐘信號從所述時鐘驅(qū)動芯片112到達所述業(yè)務(wù)卡芯片122的時間。在一個實施例中，所述預(yù)設(shè)時間包括所述主控卡的熱插拔時鐘芯片111產(chǎn)生的延時值、業(yè)務(wù)卡上的熱插拔時鐘芯片121產(chǎn)生的延時值、以及所述時鐘驅(qū)動芯片112與所述業(yè)務(wù)卡芯片122的走線產(chǎn)生的延時值之和。
[0037]在一個實施例中，所述主控卡芯片114與所有所述業(yè)務(wù)卡芯片122的走線長度和所述時鐘驅(qū)動芯片112與所有所述業(yè)務(wù)卡芯片122的走線長度基本一致，走線長度差異不超過0.5英寸。一種常見的所述主控卡上的芯片114為網(wǎng)絡(luò)處理器(NP)芯片。一種常見的所述業(yè)務(wù)卡上的芯片為數(shù)字信號處理器(DSP)芯片。所述FPGA延時電路的實現(xiàn)通?？梢酝ㄟ^兩種方式實現(xiàn):一種是通過門電路延時實現(xiàn)。另一種是通過鎖相環(huán)與門電路延時共同實現(xiàn)。
[0038]在一個實施例中，如圖2所示，P0S_PHY接口設(shè)備一共包括三塊單板，其中，NP芯片放在一塊主控卡上，DSP_0和DSP_1放在第一塊業(yè)務(wù)卡上，DSP_2和DSP_3放在第二塊業(yè)務(wù)卡上，NP的2個獨立的POS-PHY接口分別通過背板連接到系統(tǒng)的的2個業(yè)務(wù)槽，每路POS-PHY總線可以與2片DSP連接。具體地，所述主控卡芯片114為網(wǎng)絡(luò)處理器(NP)芯片，所述業(yè)務(wù)卡芯片122為數(shù)字信號處理器(DSP)芯片。所述業(yè)務(wù)卡芯片122有4個，分別為DSP_0、DSP_1、DSP_2、DSP_3。其中，DSP_0和DSP_1放置在同一個業(yè)務(wù)卡12上，通過同一條POS-PHY總線(POS-PHY BUSI)與主控卡114相連。DSP_2和DSP_3放置在另一個業(yè)務(wù)卡12上，通過同一條POS-PHY總線(POS-PHY BUS2)與主控卡114相連。
[0039]在一個實施例中，如圖3所示，其中時鐘驅(qū)動芯片112為圖中的Clock buffer，它驅(qū)動的時鐘信號頻率為50MHz。時鐘信號通過走線CLK50_0UT0到達一個支持熱插拔clockbuffer (主控卡熱插拔時鐘芯片111),經(jīng)該支持熱插拔clock buffer (主控板熱插拔時鐘芯片111)驅(qū)動，并通過走線LVDS_TRFCLK_0到達業(yè)務(wù)卡12中的業(yè)務(wù)卡-1的支持熱插拔clock buffer (業(yè)務(wù)卡熱插拔時鐘芯片121)。其中，走線LVDS_TRFCLK_0位于背板上。所述業(yè)務(wù)卡-1上的支持熱插拔clock buffer (業(yè)務(wù)卡熱插拔時鐘芯片121)接收到所述時鐘信號后，通過不同走線分別將所述時鐘信號發(fā)送給DSP_0和DSP_1。主控板11和業(yè)務(wù)卡12通過背板連接器與背板相連。時鐘信號通過走線CLK50_0UT1到達另一個支持熱插拔clockbuffer (主控卡熱插拔時鐘芯片111),經(jīng)該支持熱插拔clock buffer (主控板熱插拔時鐘芯片111)驅(qū)動，并通過走線LVDS_TRFCLK_1到達業(yè)務(wù)卡12中的業(yè)務(wù)卡2的另一個支持熱插拔clock buffer (業(yè)務(wù)卡熱插拔時鐘芯片121)。走線LVDS_TRFCLK_1位于背板上。所述業(yè)務(wù)卡-2上的支持熱插拔clock buffer (業(yè)務(wù)卡熱插拔時鐘芯片121)接收到所述時鐘信號后，通過不同走線分別將所述時鐘信號發(fā)送給DSP_2和DSP_3。時鐘信號還通過PLL inFPGA (Phase Locked Loop in Field Programmable Gate Array,現(xiàn)場可編程門陣列上的鎖相環(huán))進行延時后，通過無延時時鐘芯片(ODelay clock buffer)驅(qū)動到達主控卡芯片114，即網(wǎng)絡(luò)處理器NP。其中，所述FPGA延時電路113 (即PLL in FPGA)使得所述時鐘信號延時預(yù)設(shè)時間段后到達所述主控卡的芯片(主控卡芯片114)，所述預(yù)設(shè)時間段為接口時鐘信號從所述時鐘驅(qū)動芯片112到達所述業(yè)務(wù)卡芯片122的時間。所述預(yù)設(shè)時間包括所述主控卡的熱插拔時鐘芯片111產(chǎn)生的延時值、業(yè)務(wù)卡上的熱插拔時鐘芯片121產(chǎn)生的延時值、以及所述時鐘驅(qū)動芯片112與所述業(yè)務(wù)卡芯片122的走線(包括走線CLK50M_0UT0、走線LVDS_TRFCLK0以及業(yè)務(wù)卡-1上的支持熱插拔clock buffer到達DSP_0上的走線)上產(chǎn)生的延時值之和。
[0040]在一個實施例中，所述主控卡芯片114(即NP)與所有所述業(yè)務(wù)卡芯片122(即DSP)的走線長度和所述時鐘驅(qū)動芯片112 (Clock buffer)與所有所述業(yè)務(wù)卡芯片122 (即DSP)的走線長度差異不超過0.5英寸。
[0041]實施例如圖3所示的技術(shù)方案的設(shè)計原理為:系統(tǒng)POS-PHY接口時鐘采用50MHz時鐘，一個時鐘周期為 20ns。STPA(Select-PHY Transmit Packet Availabel)信號是 DSP對NP的應(yīng)答信號，當(dāng)STPA為高時，指示PHY (即DSP)側(cè)的FIFO不滿，可以正常操作，否則，F(xiàn)IFO滿，不能操作。從相應(yīng)的時序指標(biāo)可以看出，tPSTPA(時鐘高到STPA有效)的最大值為12ns，即要求DSP的應(yīng)答時間加上線路傳輸時間的總和的最大值是為12ns，如果不能滿足，則會造成總線不穩(wěn)定。查DSP手冊，DSP應(yīng)答信號相對于時鐘上沿的典型時間是4ns。其中，NP代表網(wǎng)絡(luò)處理器芯片，DSP代表數(shù)據(jù)處理芯片。
[0042]POS-PHY接口是同步接口，即所有數(shù)據(jù)都是用和時鐘同步的。在本方案設(shè)計中，數(shù)據(jù)發(fā)送方向和接受方向上時鐘的處理是一致的，現(xiàn)已發(fā)送方向為例，主控卡11上NP為數(shù)據(jù)發(fā)送端,通過背板傳輸,業(yè)務(wù)卡12上DSP為接收端，DSP接收到請求后，回傳STPA應(yīng)答信號到NP,單向傳輸線路長度會達到7inch,單向走線時延估算為7inch*0.17ns/inch =1.19ns ;每英寸走線延時大約為0.17納秒(ns, nanosecond)。
[0043]為了保證時鐘的質(zhì)量，在主控卡11和業(yè)務(wù)卡12上分別加了支持熱插拔的時鐘buffer,每個時鐘buffer的門傳輸延遲典型值為1.7ns。為了支持?jǐn)?shù)據(jù)線上的熱插拔,分別在主控卡上和業(yè)務(wù)卡上的數(shù)據(jù)線上加了熱插拔buffer，每個數(shù)據(jù)熱插拔buffer的門傳輸延遲最大值為0.25ns。
[0044]NP的時鐘和DSP的時鐘是同源的，都來自于主控板11上的時鐘驅(qū)動芯片
112。如果沒有FPGA延時電路113對時鐘的處理，那么DSP的時鐘會比NP的時鐘延遲1.19ns+l.7ns+l.7ns = 4.59ns，在時刻TO = 0ns, NP用NP側(cè)的時鐘將數(shù)據(jù)打出，在下一周期時刻Tl = 20ns+4.59ns，DSP準(zhǔn)備用DSP側(cè)的時鐘將應(yīng)答信號打出，在時刻T2 =Tl+4ns = 20ns+8.59ns, STPA應(yīng)答信號有效，經(jīng)過數(shù)據(jù)通道的延時1.19ns+0.25ns+0.25ns=1.69ns,即時亥Ij T3 = Τ2+1.69ns = 20ns+10.28ns，將應(yīng)答信號送到NP,因為是在下一周期處理，所以20ns是代表下一周期，則時間余量為12ns-10.28ns = 1.72ns。
[0045]為了保證NP與DSP的POS-PHY的時鐘相位能夠盡量一致，主控板上的FPGA將時鐘源的時鐘也延遲4.59ns后送給NP。那么DSP的時鐘會比NP的時鐘延遲為0ns，在時刻TO=Ons, NP用NP側(cè)的時鐘將數(shù)據(jù)打出，在下一周期時刻Tl = 20ns, DSP準(zhǔn)備用DSP側(cè)的時鐘將應(yīng)答信號打出，在時刻T2 = Tl+4ns = 20ns+4ns，STPA應(yīng)答信號有效，經(jīng)過數(shù)據(jù)通道的延時 1.19ns+0.25ns+0.25ns = 1.69ns,即時刻 T3 = Τ2+1.69ns = 20ns+5.69ns，將應(yīng)答信號送到NP，因為是在下一周期處理，所以20ns是代表下一周期，則時間余量為12ns-5.69ns=6.31ns。比起未用FPGA的方案，時間余量多出4.59ns，大約多出5ns，相當(dāng)于總線周期為20ns+5ns = 25ns，即總線頻率為40MHz時的時序余量。
[0046]本發(fā)明還提供一種POS-PHY接口設(shè)計方法，應(yīng)用于一塊主控卡通過背板上的POS-PHY總線與至少一塊業(yè)務(wù)卡相連的接口設(shè)備。在一個實施例中，如圖4所示，所述POS-PHY接口設(shè)計方法包括:
[0047]步驟SI，所述主控卡芯片和所述業(yè)務(wù)卡芯片同一個時鐘源。具體地，所述時鐘源來自于主控卡，可以為主控卡上的時鐘驅(qū)動芯片。
[0048]步驟S2，通過FPGA延時電路使得所述時鐘信號到達所述業(yè)務(wù)卡的時鐘相位與所述時鐘信號到達所述主控卡芯片的時鐘相位一致。在一個實施例中，所述通過FPGA延時電路使得所述時鐘信號到達所述業(yè)務(wù)卡的時鐘相位與所述時鐘信號到達所述主控卡芯片的時鐘相位一致的具體實現(xiàn)包括:所述POS-PHY總線上的時鐘源位于所述主控卡端，所述POS-PHY總線上的時鐘信號通過主控卡和業(yè)務(wù)卡上的熱插拔時鐘芯片到達所述業(yè)務(wù)卡的芯片；所述POS-PHY總線上的時鐘信號經(jīng)過FPGA延時電路后到達所述主控卡的芯片，所述FPGA延時電路使得所述時鐘信號延時預(yù)設(shè)時間段后到達所述主控卡的芯片；所述預(yù)設(shè)時間段為接口時鐘信號從所述時鐘驅(qū)動芯片到達所述業(yè)務(wù)卡芯片的時間。所述FPGA延時電路的實現(xiàn)包括兩種方式:一是FPGA延時電路通過門電路延時實現(xiàn)；二是FPGA延時電路通過鎖相環(huán)與門電路延時共同實現(xiàn)。
[0049]綜上所述，本發(fā)明的一種POS-PHY接口設(shè)備及設(shè)計方法，具有以下有益效果:通過通過FPGA延時電路使得所述時鐘信號到達所述業(yè)務(wù)卡的時鐘相位與所述時鐘信號到達所述主控卡芯片的時鐘相位一致。從而使本設(shè)計中的50Mbps的POS-PHY接口的時間余量達到了 40Mbps的接口的POS-PHY接口的時間余量的水平，來滿足50Mbps的P0S-PHY接口總線的穩(wěn)定性和可靠性。本發(fā)明的技術(shù)方案采用了 POS-PHY接口上背板的方案可以使多個業(yè)務(wù)卡共用一片主板卡上的芯片(網(wǎng)絡(luò)處理芯片，NP)，極大地節(jié)省了成本。同時可以實現(xiàn)POS-PHY的接口速率為50Mbps，使系統(tǒng)的吞吐量能達到理論上的最大值。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點而具高度產(chǎn)業(yè)利用價值。
[0050] 上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬【技術(shù)領(lǐng)域】中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【權(quán)利要求】
1.一種POS-PHY接口設(shè)備，其特征在于，所述POS-PHY接口設(shè)備包括一塊主控卡和至少一塊業(yè)務(wù)卡，其中: 所述主控卡上的芯片通過背板上的POS-PHY總線與所述業(yè)務(wù)卡上的芯片相連； 所述POS-PHY接口設(shè)備的時鐘驅(qū)動芯片位于所述主控卡； 所述接口時鐘信號從所述時鐘驅(qū)動芯片經(jīng)過主控卡上的熱插拔時鐘芯片和業(yè)務(wù)卡上的熱插拔時鐘芯片到達所述業(yè)務(wù)卡芯片； 所述接口時鐘信號經(jīng)過FPGA延時電路后到達所述主控卡的芯片，所述FPGA延時電路使得所述時鐘信號延時預(yù)設(shè)時間段后到達所述主控卡的芯片，所述預(yù)設(shè)時間段為接口時鐘信號從所述時鐘驅(qū)動芯片到達所述業(yè)務(wù)卡芯片的時間。
2.根據(jù)權(quán)利要求1所述的POS-PHY接口設(shè)備，其特征在于:所述主控卡芯片與所有所述業(yè)務(wù)卡芯片的走線長度和所述時鐘驅(qū)動芯片與所有所述業(yè)務(wù)卡芯片的走線長度差異不超過0.5英寸。
3.根據(jù)權(quán)利要求1所述的POS-PHY接口設(shè)備，其特征在于:所述預(yù)設(shè)時間包括所述主控卡的熱插拔時鐘芯片產(chǎn)生的延時值、業(yè)務(wù)卡上的熱插拔時鐘芯片產(chǎn)生的延時值以及所述時鐘驅(qū)動芯片與所述業(yè)務(wù)卡芯片的走線產(chǎn)生的延時值之和。
4.根據(jù)權(quán)利要求1所述的POS-PHY接口設(shè)備，其特征在于:所述FPGA延時電路通過門電路延時實現(xiàn)。
5.根據(jù)權(quán)利要求1所述的POS-PHY接口設(shè)備，其特征在于:所述FPGA延時電路通過鎖相環(huán)與門電路延時共同實現(xiàn)。
6.根據(jù)權(quán)利要求1所述的POS-PHY接口設(shè)備，其特征在于:所述主控卡上的芯片為網(wǎng)絡(luò)處理器芯片。
7.根據(jù)權(quán)利要求1所述的POS-PHY接口設(shè)備，其特征在于:所述業(yè)務(wù)卡上的芯片為數(shù)據(jù)信號處理芯片。
8.一種POS-PHY接口設(shè)計方法，其特征在于:應(yīng)用于一塊主控卡通過背板上的POS-PHY總線與至少一塊業(yè)務(wù)卡相連的接口設(shè)備，所述POS-PHY接口設(shè)計方法包括:所述主控卡芯片和所述業(yè)務(wù)卡芯片同一個時鐘源；通過FPGA延時電路使得所述時鐘信號到達所述業(yè)務(wù)卡的時鐘相位與所述時鐘信號到達所述主控卡芯片的時鐘相位一致。
9.根據(jù)權(quán)利要求8所述的POS-PHY接口設(shè)計方法，其特征在于:所述通過FPGA延時電路使得所述時鐘信號到達所述業(yè)務(wù)卡的時鐘相位與所述時鐘信號到達所述主控卡芯片的時鐘相位一致的具體實現(xiàn)包括:所述POS-PHY總線上的時鐘源位于所述主控卡端，所述POS-PHY總線上的時鐘信號通過主控卡和業(yè)務(wù)卡上的熱插拔時鐘芯片到達所述業(yè)務(wù)卡的芯片；所述POS-PHY總線上的時鐘信號經(jīng)過FPGA延時電路后到達所述主控卡的芯片，所述FPGA延時電路使得所述時鐘信號延時預(yù)設(shè)時間段后到達所述主控卡的芯片；所述預(yù)設(shè)時間段為接口時鐘信號從所述時鐘驅(qū)動芯片到達所述業(yè)務(wù)卡芯片的時間。
10.根據(jù)權(quán)利要求8所述的POS-PHY接口設(shè)計方法，其特征在于:所述FPGA延時電路通過門電路延時實現(xiàn)。
11.根據(jù)權(quán)利要求8所述的POS-PHY接口設(shè)計方法，其特征在于:所述FPGA延時電路通過鎖相環(huán)與門電路延時共同實現(xiàn)。
【文檔編號】G06F13/40GK104461997SQ201410704549
【公開日】2015年3月25日 申請日期:2014年11月26日 優(yōu)先權(quán)日:2014年11月26日
【發(fā)明者】王亦鸞 申請人:上海斐訊數(shù)據(jù)通信技術(shù)有限公司