主機端外圍接口電路的制作方法
【專利摘要】本發(fā)明公開一種供應外圍設備操作時鐘信號的主機端外圍接口電路，所述主機端外圍接口電路包括：一總線時鐘信號發(fā)生器、以及一數(shù)據(jù)寄存器。該總線時鐘信號發(fā)生器是基于一主機端時鐘信號輸出一總線時鐘信號交由一總線供應一外圍設備作該外圍設備輸出數(shù)據(jù)的依據(jù)?；谠撝鳈C端時鐘信號所讀取的來自于該外圍設備的數(shù)據(jù)則是由該數(shù)據(jù)寄存器暫存。該總線時鐘信號發(fā)生器依據(jù)該主機端時鐘信號與基于該主機端時鐘信號所讀取的來自于該外圍設備的該數(shù)據(jù)的不同步相位調(diào)整該總線時鐘信號，使該數(shù)據(jù)寄存器所暫存的數(shù)據(jù)準確。
【專利說明】
主機端外圍接口電路
【技術領域】
[0001]本發(fā)明涉及主機與外圍設備通訊接口【技術領域】，尤其涉及一種主機端外圍接口電路。
【背景技術】
[0002]信號同步為主機與外圍設備通訊的一項重要課題。
[0003]一種傳統(tǒng)技術是基于一源頭時鐘信號(通常由主板上一振蕩器提供)分兩條獨立路徑產(chǎn)生一主機端時鐘信號以及一總線時鐘信號,個別操作主機以及經(jīng)由該總線耦接至該主機的外圍設備。如此技術在總線時鐘信號的產(chǎn)生路徑中需要增加額外的鎖相回路PLL，且需復雜的時鐘信號路徑分析才能提供適當?shù)闹鳈C端時鐘信號以及總線時鐘信號使主機與外圍設備經(jīng)由該總線正確通訊。
【發(fā)明內(nèi)容】
[0004]本案是由主機端供應時鐘信號給一外圍設備。
[0005]根據(jù)本發(fā)明一種實施方式所實現(xiàn)的一主機端外圍接口電路包括一總線時鐘信號發(fā)生器以及一數(shù)據(jù)寄存器。該總線時鐘信號發(fā)生器是基于一主機端時鐘信號輸出一總線時鐘信號交由一總線供應一外圍設備作該外圍設備輸出數(shù)據(jù)的依據(jù)。基于該主機端時鐘信號所讀取的來自于該外圍設備的數(shù)據(jù)則是由該數(shù)據(jù)寄存器暫存。該總線時鐘信號發(fā)生器依據(jù)該主機端時鐘信號與基于該主機端時鐘信號所讀取的來自于該外圍設備的該數(shù)據(jù)的不同步相位調(diào)整該總線時鐘信號，使該數(shù)據(jù)寄存器所暫存的數(shù)據(jù)準確。
[0006]下文特舉實施例，并配合所附圖示，詳細說明本
【發(fā)明內(nèi)容】
。
【專利附圖】
【附圖說明】
[0007]圖1圖解根據(jù)本發(fā)明一種實施方式所實現(xiàn)的一主機端外圍接口電路100、以及具有該主機端外圍接口電路100的一主機102 ；
[0008]圖2A、圖2B為信號波形圖，說明本發(fā)明兩種實施方式的實施狀況；
[0009]圖3A圖解一種生成主機端時鐘信號HostCLK以及總線時鐘信號BusCLK(h)的技術；
[0010]圖3B圖解圖3A信號的波形圖；
[0011]圖4圖解另一種生成主機端時鐘信號HostCLK以及總線時鐘信號BusCLK(h)的技術，其中運用鎖相回路(phase-locked loop)；
[0012]圖5圖解另一種生成總線時鐘信號BusCLK(h)的技術，其中運用延遲鏈(delaychain)；
[0013]圖6圖解根據(jù)本發(fā)明一種實施方式所實現(xiàn)的一主板600。
[0014]附圖標記:
[0015]100:主機端外圍接口電路；
[0016]102:主機；
[0017]104:總線時鐘信號發(fā)生器；
[0018]106:數(shù)據(jù)寄存器；
[0019]108:總線；
[0020]110:外圍設備；
[0021]302、402:多工器；
[0022]600:電子系統(tǒng)；
[0023]602:相位移控制信號設定模塊；
[0024]BusCLK (d)、BusCLK (h):總線時鐘信號；
[0025]CP:D型正反器接收端；
[0026]Data [N: O]:數(shù)據(jù)；
[0027]Delay_Chain:延遲鏈；
[0028]DFF_1、DFF_2:D 型正反器；
[0029]Early_CLK(0)...Early_CLK(3):不同相位移的相位移信號；
[0030]HostCLK:主機端時鐘信號；
[0031]Invl、Inv2:反相器；
[0032]Mux 1、Mux2:多工器；
[0033]PIN_CLK:時鐘信號管腳；
[0034]PIN_Data:數(shù)據(jù)管腳；
[0035]PLL:鎖相回路；
[0036]Sel、Sell、Sel2:相位移控制信號；
[0037]SourceCLK:源頭時鐘信號；
[0038]TX/RX:收發(fā)模組；
[0039]Q:D型正反器輸出端。
【具體實施方式】
[0040]以下敘述列舉本發(fā)明的多種實施例。以下敘述介紹本發(fā)明的基本概念，且并非意圖限制本
【發(fā)明內(nèi)容】
。實際發(fā)明范圍應依照申請專利范圍來界定。
[0041]圖1圖解根據(jù)本發(fā)明一種實施方式所實現(xiàn)的一主機端外圍接口電路100、以及具有該主機端外圍接口電路100的主機102。主機102例如為一芯片組。
[0042]主機102除了包括該主機端外圍接口電路100，還具有一時鐘信號管腳PIN_CLK、以及一數(shù)據(jù)管腳PIN_Data。
[0043]主機端外圍接口電路100包括一總線時鐘信號發(fā)生器104以及一數(shù)據(jù)寄存器106。該總線時鐘信號發(fā)生器104是基于一主機端時鐘信號HostCLK輸出一總線時鐘信號BusCLK(h)，經(jīng)該主機102的時鐘信號管腳PIN_CLK交由一總線108供應一外圍設備110作該外圍設備110輸出數(shù)據(jù)Data[N:0]的依據(jù)。數(shù)據(jù)寄存器106接收基于主機端時鐘信號HostCLK讀取的來自于外圍設備110的數(shù)據(jù)Data[N:0]。在一實施例中，總線時鐘信號BusCLK(h)經(jīng)主機102內(nèi)走線、總線108以及外圍設備110內(nèi)走線后，其相位可能略有延遲，標號成BusCLK(d)。外圍設備110是基于該總線時鐘信號BusCLK(d)輸出數(shù)據(jù)Data[N:0]，經(jīng)該數(shù)據(jù)管腳PIN_Data由主機102接收，繼而傳遞至該主機端外圍接口電路100的收發(fā)模組TX/RX。收發(fā)模組TX/RX是基于該主機端時鐘信號HostCLK讀取來自于該外圍設備110的數(shù)據(jù)Data[N:0]，并將其暫存至該數(shù)據(jù)寄存器106。外圍設備110從接收到總線時鐘信號BusCLK (d)直至輸出數(shù)據(jù)Data [N: O]需要一段延遲；以總線108為一 LPC總線為例，在LPC總線規(guī)范中規(guī)定，從LPC外圍設備看到總線時鐘信號BusCLK (d)的第一個上升沿直到LPC外圍設備輸出穩(wěn)定數(shù)據(jù)的時延為一輸出有效時間(output valid time)最多達12ns。此外，數(shù)據(jù)Data [N:0]從外圍設備110發(fā)出經(jīng)由總線傳遞至收發(fā)模組TX/RX的數(shù)據(jù)寄存器106的路徑上，相位也有延遲。本發(fā)明的該總線時鐘信號發(fā)生器104依據(jù)該主機端時鐘信號HostCLK與基于主機端時鐘信號HostCLK所讀取的來自于該外圍設備110的數(shù)據(jù)Data[N:0]的不同步相位調(diào)整所產(chǎn)生的總線時鐘信號BusCLK(h)，使該數(shù)據(jù)寄存器106所暫存的數(shù)據(jù)準確。如前所述，主機端時鐘信號HostCLK與數(shù)據(jù)Data [N: O]的不同步相位有下列幾種因素所致:總線時鐘信號BusCLK(h)從該總線時鐘信號發(fā)生器104發(fā)出經(jīng)由該總線108傳遞至外圍設備110的延遲(在一實施例中該延遲包括了總線時鐘信號BusCLK(h)在主機102內(nèi)走線及外圍設備110內(nèi)走線的延遲)、外圍設備110從接收到總線時鐘信號BusCLK(d)至輸出數(shù)據(jù)Data[N:0]的延遲以及數(shù)據(jù)Data[N:0]經(jīng)由總線傳遞至數(shù)據(jù)寄存器106的延遲。
[0044]在一實施例中，總線時鐘信號發(fā)生器104調(diào)整總線時鐘信號BusCLK (h)，使得數(shù)據(jù)寄存器106于主機端時鐘信號HostCLK的一個周期(I個T)內(nèi)接收到基于主機端時鐘信號HostCLK所讀取的來自于外圍設備110的數(shù)據(jù)Data[N:0]。在諸如總線108為低管腳數(shù)(Low Pin Count, LPC)總線、串行外設接口(SPI)總線、快閃存儲(如SM、SD)總線等總線時鐘信號較低且總線上傳遞的是數(shù)字信號的總線規(guī)范中，會要求數(shù)據(jù)寄存器106盡量于主機端時鐘信號HostCLK觸發(fā)后的一個周期內(nèi)能夠接收到數(shù)據(jù)Data[N:0]，以減少延遲，提高吞吐量。
[0045]在一種實施方式中，該總線時鐘信號發(fā)生器104是使該總線時鐘信號BusCLK(h)領先該主機端時鐘信號HostCLK。在另一種實施方式中，相位移控制信號Sel用以決定該總線時鐘信號BusCLK (h)領先該主機端時鐘信號HostCLK的量，可選擇不領先、或自多種領先相位量中擇一設定。
[0046]圖2A為波形圖，其中是根據(jù)本發(fā)明一種實施方式使總線時鐘信號BusCLK(h)領先主機端時鐘信號HostCLK四分之一周期，致使根據(jù)總線時鐘信號BusCLK(d)所輸出的數(shù)據(jù)Data [N: O]得以正確基于主機端時鐘信號HostCLK讀取。以主機端時鐘信號HostCLK周期% 30ns (33MHz)為例，經(jīng)由時鐘樹合成(Clock Tree Synthesis, CTS)的結果得知造成前述不同步相位的延遲共計為35ns，其中包括:總線時鐘信號BusCLK(h)與外圍設備110看到的總線時鐘信號BusCLK(d)之間的走線延遲為13ns ;數(shù)據(jù)Data[N:0]的輸出有效時間(output valid time)造成的延遲為12ns (數(shù)據(jù)Data [N: O]的陰影部分表示輸出數(shù)據(jù)尚未穩(wěn)定)；數(shù)據(jù)Data[N:0]傳遞的走線延遲為10ns。因此如果總線時鐘信號發(fā)生器104直接以主機端時鐘信號HostCLK作為總線時鐘信號BusCLK (h)供外圍設備110輸出數(shù)據(jù)則無法在主機端時鐘信號HostCLK觸發(fā)后一個周期(30ns)內(nèi)接收到數(shù)據(jù)Data[N:0]。在圖2A的實施例中，將總線時鐘信號BusCLK (h)領先主機端時鐘信號HostCLK四分之一周期(7.5ns)觸發(fā)，數(shù)據(jù)寄存器106則將于在主機端時鐘信號HostCLK觸發(fā)后的27.5ns時接收到數(shù)據(jù)Data [N: O],以符合一個周期(30ns)內(nèi)收到數(shù)據(jù)Data [N: O]的要求。
[0047]圖2B為波形圖，其中是根據(jù)本發(fā)明一種實施方式使總線時鐘信號BusCLK(h)領先主機端時鐘信號HostCLK 二分之一周期，致使根據(jù)總線時鐘信號BusCLK(d)所輸出的數(shù)據(jù)Data [N: O]得以正確基于主機端時鐘信號HostCLK讀取。
[0048]圖2A和圖2B中分別將總線時鐘信號BusCLK (h)領先主機端時鐘信號HostCLK四分之一和二分之一周期僅為示例性說明，本發(fā)明并不限于此。本發(fā)明的總線時鐘信號發(fā)生器104從主機端時鐘信號HostCLK及根據(jù)主機端時鐘信號HostCLK所產(chǎn)生的復數(shù)個相位移時鐘信號中擇一輸出作總線時鐘信號BusCLK(h)，其中所述復數(shù)個相位移時鐘信號包括領先該主機端時鐘信號HostCLK 1/N周期的第一相位移時鐘信號、領先該主機端時鐘信號HostCLK 2/N周期的第二相位移時鐘信號、領先該主機端時鐘信號HostCLK 3/N周期的第三相位移時鐘信號，以此類推，直至領先該主機端時鐘信號HostCLK(N-l)/N周期的第(N-1)相位時鐘信號，其中N= 2η，η為自然數(shù)。
[0049]以下還披露多種生成主機端時鐘信號HostCLK以及總線時鐘信號BusCLK (h)的技術。以下均以N = 4為例說明，但本發(fā)明并不限于此。
[0050]圖3A圖解一種生成主機端時鐘信號HostCLK以及總線時鐘信號BusCLK(h)的技術。圖3B圖解圖3A信號的波形圖。
[0051]參考圖3A，其中以一 D型正反器DFF_1以接收端CP接收一源頭時鐘信號SourceCLK,并將該源頭時鐘信號SourceCLK除頻形成該主機端時鐘信號HostCLK (又編號Early_CLK(0))以輸出端Q輸出。圖3A還以D型正反器DFF_2、反相器Invl與Inv2、以及多工器302實現(xiàn)上述總線時鐘信號發(fā)生器104。反相器Invl接收該主機端時鐘信號HostCLK。D型正反器DFF_2基于該主機端時鐘信號HostCLK除頻該源頭時鐘信號SourceCLK的反相信號(以接收端CP接收)。反相器Inv2接收該D型正反器DFF_2的輸出。以上連結架構使得反相器Inv2的輸出是一相位移時鐘信號Early_CLK(l)，領先該主機端時鐘信號HostCLK四分之一周期(圖中標號T為周期)。反相器Invl的輸出是一相位移時鐘信號Early_CLK(2)，領先該主機端時鐘信號HostCLK 二分之一周期。D型正反器DFF_2的輸出(輸出端Q)是一相位移時鐘信號Early_CLK (3)，領先該主機端時鐘信號HostCLK四分之三周期。該多工器302是接收該主機端時鐘信號HostCLK(或編號Early_CLK(0))、以及上述相位移時鐘信號Early_CLK(l)、Early_CLK(2)、Early_CLK(3)，以擇一輸出作該總線時鐘信號BusCLK(h)。多工器302可根據(jù)上述相位移控制信號Sel作輸出選擇。
[0052]參閱圖3B，相較于源頭時鐘信號SourceCLK，主機端時鐘信號HostCLK(或編號Early_CLK(0)的波形)頻率減半，且其相位移時鐘信號Early_CLK⑴、Early_CLK⑵、Early_CLK(3)逐個提供四分之一 T相位領先。
[0053]圖4圖解另一種生成主機端時鐘信號HostCLK以及總線時鐘信號BusCLK(h)的技術，其中包括一多工器402以及一鎖相回路PLL。鎖相回路PLL除了產(chǎn)生該主機端時鐘信號 HostCLK (又編號 Early_CLK (O))，還產(chǎn)生相位移時鐘信號 Early_CLK (I)、Early_CLK (2)、Early_CLK(3)。相位移時鐘信號Early_CLK(l)領先該主機端時鐘信號HostCLK四分之一周期。相位移時鐘信號Early_CLK(2)領先該主機端時鐘信號HostCLK 二分之一周期。相位移時鐘信號Early_CLK(3)領先該主機端時鐘信號HostCLK四分之三周期。該多工器402是接收該主機端時鐘信號HostCLK (又編號Early_CLK(0))、以及上述第一至第三相位移時鐘信號Early_CLK(l)、Early_CLK(2)、Early_CLK(3)，以擇一輸出作該總線時鐘信號BusCLK(h)。多工器402可根據(jù)上述相位移控制信號Sel作輸出選擇。
[0054]圖5圖解另一種生成總線時鐘信號BusCLK(h)的技術，其中運用延遲鏈(delaychain)。圖5以延遲鏈Delay_Chain與多工器Muxl與Mux2實現(xiàn)上述總線時鐘信號發(fā)生器104。多工器Muxl接收該主機端時鐘信號HostCLK以及該主機端時鐘信號HostCLK的反相信號，以擇一輸出。延遲鏈Delay_Chain接收該多工器Muxl的輸出。多工器Mux2接收該延遲鏈Delay_Chain的輸出以及該多工器Muxl的輸出，以擇一輸出作該總線時鐘信號BusCLK(h)。此實施例以信號Sell與Sel2組成上述相位移控制信號Sel。多工器Muxl與Mux2分別可根據(jù)上述相位移控制信號Sell與Sel2作輸出選擇。
[0055]相較于圖5的小尺寸延遲鏈Delay_Chain，單純采用延遲鏈但無使用多工器Muxl、Mux2的電路也屬于本案欲保護范圍。延遲鏈用于供應該主機端時鐘信號HostCLK —延遲量以產(chǎn)生該總線時鐘信號BusCLK(h)。
[0056]圖6圖解根據(jù)本發(fā)明一種實施方式所實現(xiàn)的一電子系統(tǒng)600,包括以上主機端外圍接口電路100以及一相位移控制信號設定模塊602。在一實施例中，該電子系統(tǒng)600可為一主板，該主機102可為一芯片組。在其它實施例中，電子系統(tǒng)600為一片上系統(tǒng)(SystemOn Chip，S0C)。該相位移控制信號設定模塊602是產(chǎn)生上述相位移控制信號Sel供主機端外圍接口電路100的總線時鐘信號發(fā)生器104調(diào)整總線時鐘信號BusCLK(h)。為了圖面簡潔，圖6略去主機102與外圍設備110的連結狀況(已詳述于圖1)。相位移控制信號設定模塊602可包括運算單元以及B1S存儲器，由該運算單元執(zhí)行儲存于B1S存儲器的固件程序代碼來實現(xiàn)。另一種設定相位移控制信號Sel的方式，是采用束帶管腳(strappingpins)技術,在主機端未給電時，由束帶管腳設定該相位移控制信號Sel。
[0057]相位移控制信號設定模塊602依據(jù)對主機端時鐘信號HostCLK與總線時鐘信號BusCLK(h)作一時鐘樹合成(Clock Tree Synthesis, CTS)的結果產(chǎn)生該相位移控制信號。具體而言，在時鐘樹合成(CTS)時，是直接以主機端時鐘信號HostCLK作為總線時鐘信號BusCLK(h)供外圍設備110輸出數(shù)據(jù)，而后統(tǒng)計在主機端時鐘信號HostCLK觸發(fā)后多長時間內(nèi)接收到數(shù)據(jù)Data[N:0]，用該時間決定將總線時鐘信號BusCLK(h)調(diào)整為領先于主機端時鐘信號HostCLK多少相位，才能保證主機102能在主機端時鐘信號HostCLK觸發(fā)后的一個周期內(nèi)接收到數(shù)據(jù)Data[N:0]，以此結果決定相位移控制信號Sel。在一實施例中，相位移控制信號Sel可存儲于軟件(例如B1S)的寄存器(register)中。在主機端未給電時且需要從外圍設備110讀入數(shù)據(jù)開機的實施例中，相位移控制信號Sel可由復數(shù)個束帶管腳設定。
[0058]以上技術可應用于多種外圍設備接口，包括低管腳數(shù)(Low Pin Count, LPC)接口、串行外設接口(SPI)、快閃存儲(如SM、SD卡)通訊接口等。
[0059]雖然本發(fā)明已以較佳實施例揭露如上，但其并非用以限定本發(fā)明，任何熟悉此項技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許更動與潤飾，因此本發(fā)明的保護范圍當視申請專利范圍所界定的為準。
【權利要求】
1.一種主機端外圍接口電路，其特征在于，包括: 一總線時鐘信號發(fā)生器，基于一主機端時鐘信號輸出一總線時鐘信號交由一總線供應一外圍設備作該外圍設備輸出數(shù)據(jù)的依據(jù)；以及 一數(shù)據(jù)寄存器，接收基于該主機端時鐘信號所讀取的來自于該外圍設備的該數(shù)據(jù)；其中，該總線時鐘信號發(fā)生器依據(jù)該主機端時鐘信號與基于該主機端時鐘信號所讀取的來自于該外圍設備的該數(shù)據(jù)的不同步相位調(diào)整該總線時鐘信號，使該數(shù)據(jù)寄存器所暫存的數(shù)據(jù)準確。
2.根據(jù)權利要求1所述的主機端外圍接口電路，其特征在于，其中該總線時鐘信號發(fā)生器調(diào)整該總線時鐘信號，使得該數(shù)據(jù)寄存器于該主機端時鐘信號的一個周期內(nèi)接收到基于該主機端時鐘信號所讀取的來自于該外圍設備的該數(shù)據(jù)。
3.根據(jù)權利要求1所述的主機端外圍接口電路，其特征在于，其中該總線時鐘信號發(fā)生器是使該總線時鐘信號領先該主機端時鐘信號。
4.根據(jù)權利要求1所述的主機端外圍接口電路，其特征在于，其中所述不同步相位由該總線時鐘信號從該總線時鐘信號發(fā)生器經(jīng)由該總線傳遞至該外圍設備的延遲決定。
5.根據(jù)權利要求1所述的主機端外圍接口電路，其特征在于，其中所述不同步相位由該外圍設備從接收到該總線時鐘信號至輸出該數(shù)據(jù)的延遲，以及該數(shù)據(jù)經(jīng)由總線傳遞至該數(shù)據(jù)寄存器的延遲決定。
6.根據(jù)權利要求1所述的主機端外圍接口電路，其特征在于，其中該總線時鐘信號發(fā)生器從該主機端時鐘信號及根據(jù)該主機端時鐘信號所產(chǎn)生的復數(shù)個相位移時鐘信號中擇一輸出作該總線時鐘信號，其中所述復數(shù)個相位移時鐘信號是領先該主機端時鐘信號k/N周期，k為變量，數(shù)值為I至(N-1)。
7.根據(jù)權利要求6所述的主機端外圍接口電路，其特征在于，其中N= 2η，η為自然數(shù)。
8.根據(jù)權利要求1所述的主機端外圍接口電路，其特征在于，其中還包括: 一第一 D型正反器，接收一源頭時鐘信號，并將該源頭時鐘信號除頻形成該主機端時鐘信號。
9.根據(jù)權利要求8所述的主機端外圍接口電路,其特征在于,其中該總線時鐘信號發(fā)生器包括: 一第一反相器，接收該主機端時鐘信號； 一第二 D型正反器，基于該主機端時鐘信號除頻該源頭時鐘信號的反相信號； 一第二反相器，接收該第二 D型正反器的輸出；以及 一多工器， 其中: 該第二反相器的輸出是一第一相位移時鐘信號，領先該主機端時鐘信號1/4周期； 該第一反相器的輸出是一第二相位移時鐘信號，領先該主機端時鐘信號1/2周期； 該第二 D型正反器的輸出是一第三相位移時鐘信號，領先該主機端時鐘信號3/4周期；且 該多工器是接收該主機端時鐘信號、以及所述第一至第三相位移時鐘信號，以擇一輸出作該總線時鐘信號。
10.根據(jù)權利要求1所述的主機端外圍接口電路，其特征在于，其中包括一多工器以及產(chǎn)生該主機端時鐘信號的一鎖相回路。
11.根據(jù)權利要求10所述的主機端外圍接口電路，其特征在于，其中: 該鎖相回路還產(chǎn)生一第一相位移時鐘信號、一第二相位移時鐘信號以及一第三相位移時鐘信號； 該第一相位移時鐘信號領先該主機端時鐘信號1/4周期； 該第二相位移時鐘信號領先該主機端時鐘信號1/2周期； 該第三相位移時鐘信號領先該主機端時鐘信號3/4周期；且 該多工器是接收該主機端時鐘信號、以及上述第一至第三相位移時鐘信號，以擇一輸出作該總線時鐘信號。
12.根據(jù)權利要求1所述的主機端外圍接口電路，其特征在于，其中該總線時鐘信號發(fā)生器包括: 一延遲鏈，供應該主機端時鐘信號一延遲量以產(chǎn)生該總線時鐘信號。
13.根據(jù)權利要求12所述的主機端外圍接口電路，其特征在于，其中該總線時鐘信號發(fā)生器包括: 一第一多工器，接收該主機端時鐘信號以及該主機端時鐘信號的反相信號，以擇一輸出； 一延遲鏈，接收該第一多工器的輸出； 一第二多工器，接收該延遲鏈的輸出以及該第一多工器的輸出，以擇一輸出作該總線時鐘信號。
【文檔編號】G06F13/38GK104375968SQ201410727086
【公開日】2015年2月25日 申請日期:2014年12月3日 優(yōu)先權日:2014年12月3日
【發(fā)明者】惠志強, 鐘凌燕, 董云星 申請人:上海兆芯集成電路有限公司