一種高速低延遲數(shù)據(jù)采集累加器的制造方法
【專利摘要】本實(shí)用新型公開了一種高速低延遲數(shù)據(jù)采集累加器，包括高速數(shù)據(jù)輸入模塊和大規(guī)?，F(xiàn)場(chǎng)可編程門陣列模塊，其特征在于：所述高速數(shù)據(jù)輸入模塊包括模數(shù)轉(zhuǎn)換模塊，用于將需要處理的模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)；所述大規(guī)?，F(xiàn)場(chǎng)可編程門陣列模塊由寄存器單元、累加器單元、數(shù)據(jù)選擇單元、雙口RAM單元、控制單元和FIFO單元組成。本實(shí)用新型提供的一種高速低延遲數(shù)據(jù)采集累加器，利用了大規(guī)?，F(xiàn)場(chǎng)可編程門陣列內(nèi)部豐富的資源以及其高速并行處理的能力，處理速度非常快，能實(shí)現(xiàn)高速數(shù)據(jù)采集和大量數(shù)據(jù)累加處理功能并行運(yùn)行，同步輸出累加數(shù)據(jù)，具有較低的延遲，能提高DTS系統(tǒng)響應(yīng)時(shí)間，并利于空間分辨率指標(biāo)提高。
【專利說明】一種高速低延遲數(shù)據(jù)采集累加器

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種高速低延遲數(shù)據(jù)采集累加器，屬于集成電路【技術(shù)領(lǐng)域】。

【背景技術(shù)】
[0002]在光纖傳感應(yīng)用中，尤其在分布式光纖測(cè)溫系統(tǒng)(DTS系統(tǒng))中，由于需要探測(cè)的拉曼散射信號(hào)十分微弱，完全被淹沒在噪聲中，系統(tǒng)需要采用弱信號(hào)檢測(cè)技術(shù)從噪聲中提取待測(cè)信號(hào)。于DTS系統(tǒng)為例，DTS系統(tǒng)中噪聲的主要成分是白噪聲，其具有零均值的統(tǒng)計(jì)特性，可于利用噪聲的統(tǒng)計(jì)特性來達(dá)到降噪的目的。因此，為提高信噪比，信號(hào)處理采用將采集數(shù)據(jù)進(jìn)行數(shù)字平均的處理方法，即將一次測(cè)量的N (如N=20000)點(diǎn)數(shù)據(jù)依次存儲(chǔ)到內(nèi)存單元中，將下一次測(cè)量的N點(diǎn)數(shù)據(jù)與對(duì)應(yīng)內(nèi)存單元的數(shù)據(jù)相加，再放回原內(nèi)存單元，依次循環(huán)M (如M=1000)次，然后對(duì)各內(nèi)存單元數(shù)據(jù)求平均，進(jìn)行溫度解調(diào)計(jì)算，獲得各點(diǎn)實(shí)際溫度。同時(shí)DTS系統(tǒng)為保證一定空間分辨率需于大于10MHz采樣速率采集數(shù)據(jù)，因此DTS系統(tǒng)必須實(shí)現(xiàn)高速數(shù)據(jù)采集和大量數(shù)據(jù)累加處理功能。
[0003]由于DTS系統(tǒng)中數(shù)據(jù)平均和溫度解調(diào)計(jì)算工作難度不大，所于技術(shù)瓶頸主要在高速數(shù)據(jù)采集和大量數(shù)據(jù)累加處理，即DTS系統(tǒng)必須用高速數(shù)據(jù)采集累加器。目前DTS系統(tǒng)有二種高速數(shù)據(jù)采集累加器。第一種是先完成高速數(shù)據(jù)采集功能，然后再完成大量數(shù)據(jù)累加處理功能，即先將高速數(shù)據(jù)采集下來的數(shù)據(jù)存儲(chǔ)到大容量?jī)?nèi)存，當(dāng)完成NxM點(diǎn)數(shù)據(jù)采集后停止采集，然后進(jìn)行大量數(shù)據(jù)累加，完成累加后，能輸出各點(diǎn)累加數(shù)據(jù)，這種方式為串行處理方式，必然需要較大延遲才能最終獲得有效數(shù)據(jù)。第二種是在高速數(shù)據(jù)采集同時(shí)進(jìn)行數(shù)據(jù)累加處理，為此設(shè)計(jì)了較復(fù)雜的結(jié)構(gòu)和流程，完成累加后，能輸出各點(diǎn)累加數(shù)據(jù)，這種方式雖為一種并行處理方式，并且也設(shè)計(jì)了較復(fù)雜的結(jié)構(gòu)和流程，但是也存在額外時(shí)間開銷，如RAM初始化清零、數(shù)據(jù)延遲對(duì)齊等，必然需要一些延遲才能最終獲得有效數(shù)據(jù)。于上二種高速數(shù)據(jù)采集累加器產(chǎn)生的延遲將影響DTS系統(tǒng)響應(yīng)時(shí)間，并影響空間分辨率指標(biāo)提高。
實(shí)用新型內(nèi)容
[0004]目的:為了克服現(xiàn)有技術(shù)中存在的不足，本實(shí)用新型提供一種高速低延遲數(shù)據(jù)采集累加器。
[0005]技術(shù)方案:為解決上述技術(shù)問題，本實(shí)用新型采用的技術(shù)方案為:
[0006]一種高速低延遲數(shù)據(jù)采集累加器，包括高速數(shù)據(jù)輸入模塊和大規(guī)?，F(xiàn)場(chǎng)可編程門陣列模塊，所述高速數(shù)據(jù)輸入模塊包括模數(shù)轉(zhuǎn)換模塊，用于將需要處理的模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)；所述大規(guī)?，F(xiàn)場(chǎng)可編程門陣列模塊由寄存器單元、累加器單元、數(shù)據(jù)選擇單元、雙口 RAM單元、控制單元和FIFO單元組成；
[0007]所述寄存器單元包括:第一寄存器單元和第二寄存器單元；
[0008]所述寄存器單元用于緩存數(shù)據(jù)；所述第一寄存器單元與所述高速數(shù)據(jù)輸入模塊、累加器單元和控制單元相連，用于把高速數(shù)據(jù)輸入模塊的輸出數(shù)據(jù)傳給累加器單元；所述第二寄存器單元與數(shù)據(jù)選擇單元、雙口 RAM單元和控制單元相連，用于把數(shù)據(jù)選擇單元的輸出數(shù)據(jù)傳給雙口 RAM單元；
[0009]所述累加器單元與第一寄存器單元、數(shù)據(jù)選擇單元和雙口 RAM單元相連，用于把第一寄存器單元輸出數(shù)據(jù)和雙口 RAM單元輸出數(shù)據(jù)進(jìn)行累加，并將累加輸出送入所述數(shù)據(jù)選擇單元中；
[0010]所述數(shù)據(jù)選擇單元與累加器單元、第二寄存器單元、FIFO單元和控制單元相連，用于選擇累加器單元的累加輸出或者數(shù)值O存入第二寄存器單元中，選擇累加器單元的累加輸出或者數(shù)值O存入FIFO單元中；
[0011]所述雙口 RAM單元與第二寄存器單元、累加器單元和控制單元相連，用于實(shí)現(xiàn)數(shù)據(jù)同時(shí)讀寫功能，讀出數(shù)據(jù)送入所述累加器單元和將第二寄存器單元數(shù)據(jù)寫入雙口 RAM的相應(yīng)單元中；
[0012]所述控制單元與第一寄存器單元、數(shù)據(jù)選擇單元、第二寄存器單元、雙口 RAM單元和FIFO單元相連，用于向第一寄存器單元、數(shù)據(jù)選擇單元、第二寄存器單元、雙口 RAM單元和FIFO單元提供同步讀寫時(shí)序控制，向雙口 RAM單元提供讀地址和寫地址；
[0013]所述FIFO單元與數(shù)據(jù)選擇單元和控制單元相連，用于將數(shù)據(jù)選擇單元輸出數(shù)據(jù)寫入FIFO中。
[0014]一種高速低延遲數(shù)據(jù)采集累加器運(yùn)行方法，包括如下步驟:
[0015]步驟一:高速數(shù)據(jù)輸入模塊的輸出數(shù)據(jù)在控制單元控制下，經(jīng)過第一寄存器單元后到達(dá)累加器單元；
[0016]步驟二:與步驟一同時(shí)進(jìn)行，控制單元控制雙口 RAM單元的數(shù)據(jù)輸出到達(dá)累加器單元；
[0017]步驟三:與步驟一同時(shí)進(jìn)行，控制單元控制累加器單元的累加輸出(即上一節(jié)拍累加結(jié)果)和數(shù)值O經(jīng)過數(shù)據(jù)選擇單元選擇后存入第二寄存器單元中，累加器單元的累加輸出(即上一節(jié)拍累加結(jié)果)和數(shù)值O經(jīng)過數(shù)據(jù)選擇單元選擇后存入FIFO單元中；
[0018]步驟四:與步驟一同時(shí)進(jìn)行，控制單元控制將第二寄存器單元數(shù)據(jù)(即上上一節(jié)拍累加結(jié)果)寫入雙口 RAM單元的相應(yīng)單元中；
[0019]步驟五:與步驟一同時(shí)進(jìn)行，控制單元控制輸出后，讀地址和寫地址變化，準(zhǔn)備下一節(jié)拍地址；
[0020]經(jīng)過一次所述步驟一至五，完成一點(diǎn)數(shù)據(jù)的一次采集、累加及累加結(jié)果的存儲(chǔ)；經(jīng)過N次上述步驟完成N點(diǎn)數(shù)據(jù)的一次采集、累加及累加結(jié)果的存儲(chǔ)；重復(fù)上述過程M遍完成N點(diǎn)數(shù)據(jù)的M次采集、累加及累加結(jié)果的存儲(chǔ)；在第M遍過程開始后各點(diǎn)累加數(shù)據(jù)可以通過FIFO同步輸出。
[0021]有益效果:本實(shí)用新型提供的一種高速低延遲數(shù)據(jù)采集累加器，利用了大規(guī)模現(xiàn)場(chǎng)可編程門陣列內(nèi)部豐富的資源以及其高速并行處理的能力，處理速度非常快，能實(shí)現(xiàn)高速數(shù)據(jù)采集和大量數(shù)據(jù)累加處理功能并行運(yùn)行，同步輸出累加數(shù)據(jù)，具有較低的延遲，能提聞DTS系統(tǒng)響應(yīng)時(shí)間，并利于空間分辨率指標(biāo)提聞。

【專利附圖】

【附圖說明】
[0022]圖1為本實(shí)用新型的結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0023]下面結(jié)合附圖對(duì)本實(shí)用新型作更進(jìn)一步的說明。
[0024]如圖1所示，一種高速低延遲數(shù)據(jù)采集累加器，包括高速數(shù)據(jù)輸入模塊I和大規(guī)?，F(xiàn)場(chǎng)可編程門陣列模塊2，所述高速數(shù)據(jù)輸入模塊I包括模數(shù)轉(zhuǎn)換模塊，用于將需要處理的模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)；所述大規(guī)?，F(xiàn)場(chǎng)可編程門陣列模塊2由寄存器單元、累加器單元22、數(shù)據(jù)選擇單元23、雙口 RAM單元25、控制單元26和FIFO單元27組成；
[0025]所述寄存器單元包括:第一寄存器單元21和第二寄存器單元24 ；
[0026]所述寄存器單元用于緩存數(shù)據(jù)；所述第一寄存器單元21與所述高速數(shù)據(jù)輸入模塊1、累加器單元22和控制單元26相連，用于把高速數(shù)據(jù)輸入模塊I的輸出數(shù)據(jù)傳給累加器單元22 ;所述第二寄存器單元24與數(shù)據(jù)選擇單元23、雙口 RAM單元25和控制單元26相連，用于把數(shù)據(jù)選擇單元23的輸出數(shù)據(jù)傳給雙口 RAM單元25 ；
[0027]所述累加器單元22與第一寄存器單元21、數(shù)據(jù)選擇單元23和雙口 RAM單元25相連，用于把第一寄存器單元21輸出數(shù)據(jù)和雙口 RAM單元25輸出數(shù)據(jù)進(jìn)行累加，并將累加輸出送入所述數(shù)據(jù)選擇單元23中；
[0028]所述數(shù)據(jù)選擇單元23與累加器單元22、第二寄存器單元24、FIF0單元27和控制單元26相連，用于選擇累加器單元22的累加輸出或者數(shù)值O存入第二寄存器單元24中，選擇累加器單元22的累加輸出或者數(shù)值O存入FIFO單元27中；
[0029]所述雙口 RAM單元25與第二寄存器單元24、累加器單元22和控制單元26相連，用于實(shí)現(xiàn)數(shù)據(jù)同時(shí)讀寫功能，讀出數(shù)據(jù)送入所述累加器單元23和將第二寄存器單元24數(shù)據(jù)寫入雙口 RAM的相應(yīng)單元中；
[0030]所述控制單元26與第一寄存器單元24、數(shù)據(jù)選擇單元23、第二寄存器單元24、雙口 RAM單元25和FIFO單元27相連，用于向第一寄存器單元21、數(shù)據(jù)選擇單元23、第二寄存器單元24、雙口 RAM單元25和FIFO單元27提供同步讀寫時(shí)序控制，向雙口 RAM單元25提供讀地址和寫地址；
[0031]所述FIFO單元27與數(shù)據(jù)選擇單元23和控制單元26相連，用于將數(shù)據(jù)選擇單元23輸出數(shù)據(jù)寫入FIFO中。
[0032]一種高速低延遲數(shù)據(jù)采集累加器運(yùn)行方法，包括如下步驟:
[0033]步驟一:高速數(shù)據(jù)輸入模塊的輸出數(shù)據(jù)在控制單元控制下，經(jīng)過第一寄存器單元后到達(dá)累加器單元；
[0034]步驟二:與步驟一同時(shí)進(jìn)行，控制單元控制雙口 RAM單元的數(shù)據(jù)輸出到達(dá)累加器單元；
[0035]步驟三:與步驟一同時(shí)進(jìn)行，控制單元控制累加器單元的累加輸出(即上一節(jié)拍累加結(jié)果)和數(shù)值O經(jīng)過數(shù)據(jù)選擇單元選擇后存入第二寄存器單元中，累加器單元的累加輸出(即上一節(jié)拍累加結(jié)果)和數(shù)值O經(jīng)過數(shù)據(jù)選擇單元選擇后存入FIFO單元中；
[0036]步驟四:與步驟一同時(shí)進(jìn)行，控制單元控制將第二寄存器單元數(shù)據(jù)(即上上一節(jié)拍累加結(jié)果)寫入雙口 RAM單元的相應(yīng)單元中；
[0037]步驟五:與步驟一同時(shí)進(jìn)行，控制單元控制輸出后，讀地址和寫地址變化，準(zhǔn)備下一節(jié)拍地址；
[0038]經(jīng)過一次所述步驟一至五，完成一點(diǎn)數(shù)據(jù)的一次采集、累加及累加結(jié)果的存儲(chǔ)；經(jīng)過N次上述步驟完成N點(diǎn)數(shù)據(jù)的一次采集、累加及累加結(jié)果的存儲(chǔ)；重復(fù)上述過程M遍完成N點(diǎn)數(shù)據(jù)的M次采集、累加及累加結(jié)果的存儲(chǔ)；在第M遍過程開始后各點(diǎn)累加數(shù)據(jù)可以通過FIFO同步輸出。
[0039]于上所述僅是本實(shí)用新型的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出:對(duì)于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來說，在不脫離本實(shí)用新型原理的前提下，還可于做出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也應(yīng)視為本實(shí)用新型的保護(hù)范圍。
【權(quán)利要求】
1.一種高速低延遲數(shù)據(jù)采集累加器，包括高速數(shù)據(jù)輸入模塊和大規(guī)?，F(xiàn)場(chǎng)可編程門陣列模塊，其特征在于：所述高速數(shù)據(jù)輸入模塊包括模數(shù)轉(zhuǎn)換模塊，用于將需要處理的模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)；所述大規(guī)?，F(xiàn)場(chǎng)可編程門陣列模塊由寄存器單元、累加器單元、數(shù)據(jù)選擇單元、雙口 RAM單元、控制單元和FIFO單元組成； 所述寄存器單元包括：第一寄存器單元和第二寄存器單元； 所述寄存器單元用于緩存數(shù)據(jù)；所述第一寄存器單元與所述高速數(shù)據(jù)輸入模塊、累加器單元和控制單元相連，用于把高速數(shù)據(jù)輸入模塊的輸出數(shù)據(jù)傳給累加器單元；所述第二寄存器單元與數(shù)據(jù)選擇單元、雙口 RAM單元和控制單元相連，用于把數(shù)據(jù)選擇單元的輸出數(shù)據(jù)傳給雙口 RAM單元； 所述累加器單元與第一寄存器單元、數(shù)據(jù)選擇單元和雙口 RAM單元相連，用于把第一寄存器單元輸出數(shù)據(jù)和雙口 RAM單元輸出數(shù)據(jù)進(jìn)行累加，并將累加輸出送入所述數(shù)據(jù)選擇單元中； 所述數(shù)據(jù)選擇單元與累加器單元、第二寄存器單元、FIFO單元和控制單元相連，用于選擇累加器單元的累加輸出或者數(shù)值O存入第二寄存器單元中，選擇累加器單元的累加輸出或者數(shù)值O存入FIFO單元中； 所述雙口 RAM單元與第二寄存器單元、累加器單元和控制單元相連，用于實(shí)現(xiàn)數(shù)據(jù)同時(shí)讀寫功能，讀出數(shù)據(jù)送入所述累加器單元和將第二寄存器單元數(shù)據(jù)寫入雙口 RAM的相應(yīng)單元中； 所述控制單元與第一寄存器單元、數(shù)據(jù)選擇單元、第二寄存器單元、雙口 RAM單元和FIFO單元相連，用于向第一寄存器單元、數(shù)據(jù)選擇單元、第二寄存器單元、雙口 RAM單元和FIFO單元提供同步讀寫時(shí)序控制，向雙口 RAM單元提供讀地址和寫地址； 所述FIFO單元與數(shù)據(jù)選擇單元和控制單元相連，用于將數(shù)據(jù)選擇單元輸出數(shù)據(jù)寫入FIFO 中。
【文檔編號(hào)】G06F7/50GK204143431SQ201420628801
【公開日】2015年2月4日 申請(qǐng)日期:2014年10月28日 優(yōu)先權(quán)日:2014年10月28日
【發(fā)明者】曹勝華, 徐曉樂, 張建濤 申請(qǐng)人:南京河海南自水電自動(dòng)化有限公司