相關申請的交叉引用
本申請要求于2016年2月1日提交的申請?zhí)枮?0-2016-0012402的韓國專利申請的優(yōu)先權，其全文通過引用并入本申請。
示例性實施例涉及一種半導體設計技術，并且尤其涉及一種支持交叉操作的存儲器系統(tǒng)及其操作方法。
背景技術：
計算機環(huán)境范式已經(jīng)轉(zhuǎn)變?yōu)槠者m計算系統(tǒng)，其可以在任何時間和任何地點被使用。由于此，諸如移動電話、數(shù)碼相機和筆記本電腦的便攜式電子裝置的使用得以迅速增加。這些便攜式電子裝置可以使用具有用于數(shù)據(jù)存儲的存儲器系統(tǒng)。存儲器系統(tǒng)可以用作便攜式電子裝置的主要或輔助存儲器。
由于使用半導體存儲器裝置的存儲器系統(tǒng)不具有活動部件，所以它們具有優(yōu)良的穩(wěn)定性、持久性、高的信息訪問速度以及低功耗。具有這些優(yōu)勢的存儲器系統(tǒng)的示例包括通用串行總線(usb)存儲器、具有多種接口的存儲卡和固態(tài)驅(qū)動器(ssd)。
技術實現(xiàn)要素：
各種實施例涉及能夠?qū)诮?jīng)常被主機請求的邏輯地址的數(shù)據(jù)存儲在是使用交叉存取方式可存取的物理位置中的存儲器系統(tǒng)，以及該存儲器系統(tǒng)的操作方法。
在一個實施例中，存儲器系統(tǒng)可以包括：多個存儲器裝置；控制器，其適于在多個被輸入以在多個存儲器裝置中執(zhí)行讀取或?qū)懭氩僮鞯亩鄠€邏輯地址組中，檢測具有彼此相關的值的第一邏輯地址組是否被輸入，并適于當對應于第一邏輯地址組的邏輯地址的數(shù)據(jù)的物理存儲位置是使用交叉存取方式不可存取的時，調(diào)整數(shù)據(jù)的物理存儲位置為是使用交叉存取方式可存取的位置并將數(shù)據(jù)存儲在調(diào)整后的位置中。
多個邏輯地址組中的每個：可以對應于一個讀取命令或一個寫入命令；并且可以包括a個連續(xù)的邏輯地址，其中a的值根據(jù)相應的數(shù)據(jù)的大小變化。
控制器可以包括：適于將讀取命令或?qū)懭朊罴芭c其對應的邏輯地址組存儲在多達數(shù)量b的讀取命令或?qū)懭朊畹妮斎胄蛄兄械倪壿嫷刂方M(其中b為2或更大的整數(shù))；并且適于存儲多達數(shù)字c的第一邏輯地址組的檢測邏輯表(其中c為2或更大的整數(shù))。每次新讀取命令被存儲在命令隊列中，控制器可以檢查對應于新讀取命令的新邏輯地址組是否具有與已經(jīng)被存儲在命令隊列中的邏輯地址組相關的值，當新邏輯地址組具有相關的值時，將新邏輯地址組設置為新檢測的邏輯地址組，并將新檢測的邏輯地址組存儲在檢測邏輯表中作為第一邏輯地址組。
控制器可以將多達數(shù)量c的第一邏輯地址組和其各個迭代檢測計數(shù)存儲在檢查邏輯表中，并且當新檢測的邏輯地址組具有與第一邏輯地址組相關的值時，控制器可以增加在第一邏輯地址組中的對應的一個的迭代檢測計數(shù)，而不將新檢測的邏輯地址組存儲在檢測邏輯表中。
控制器：在待機或后臺操作模式的進入階段，可以選擇第二邏輯地址組，其迭代檢測計數(shù)等于或大于在第一邏輯地址組中的預設計數(shù)；可以檢查對應于包括在第二邏輯地址組中的a個邏輯地址的a個數(shù)據(jù)的物理存儲位置是否是使用交叉存取方式可存取的；并且作為檢查的結果，當物理存儲位置是使用交叉存取方式不可存取的時，調(diào)整對應于第二邏輯地址組的a個數(shù)據(jù)的物理存儲位置為是使用交叉存取方式可存取的位置，并且還原在調(diào)整后的位置中的數(shù)據(jù)。
控制器可以包括適于將多個邏輯地址組存儲在其多達數(shù)兩e的輸入序列中的邏輯表，其中e為2或者更大的整數(shù)；以及適于存儲多達數(shù)量f的第一邏輯地址組的檢測邏輯表，其中f為2或者更大的整數(shù)。每次新邏輯地址組被存儲在邏輯表中，控制器可以檢查新邏輯地址組是否具有與存儲在邏輯表中的邏輯地址組相關的值，當新邏輯地址組具有相關的值時，將新邏輯地址組設為新檢測邏輯地址組，以及將作為第一邏輯地址組的新檢測的邏輯地址組存儲在檢測邏輯表中。
控制器可以將多達數(shù)量f的第一邏輯地址組和其各個迭代檢測計數(shù)存儲在檢測邏輯表中，并且當新檢測的邏輯地址組具有與第一邏輯地址組相關的值時，控制器可以增加在第一邏輯地址組中的對應的一個的迭代檢測計數(shù)，而沒有將新檢測的邏輯地址組存儲在檢測邏輯表中。
控制器：在待機或后臺操作模式的進入階段中，可以在第一邏輯地址組中選擇其迭代檢測計數(shù)等于或大于預設計數(shù)的第二邏輯地址組；可以檢查對應于包含在第二邏輯地址組中的a個邏輯地址的a個數(shù)據(jù)的物理存儲位置是否是使用交叉存取方式可存取的，當并作為檢查的結果物理存儲位置使用交叉存取方式不可存取的時，可以將對應于第二邏輯地址組的a個數(shù)據(jù)的物理存儲地址調(diào)整為使用交叉存取方式可存取的位置，并還原在調(diào)整后的位置中的數(shù)據(jù)。
控制器：可以檢測被依次輸入并存儲在檢測邏輯表中的并具有大于在待機或后臺操作模式的進入階段中的預設計數(shù)的迭代檢測計數(shù)的g個邏輯地址組，其中g為2或更大的整數(shù)；可以檢查對應于包含在g個邏輯地址組中的g*a個邏輯地址的g*a個數(shù)據(jù)的物理存儲位置是否式使用交叉存取方式可存取的；并且當作為檢查的結果，物理存儲位置是使用交叉存取方式不可存取的時，可以調(diào)整對應于g個邏輯地址組的g*a個數(shù)據(jù)的物理存儲位置為是使用交叉存取方式可存取的位置，并還原在調(diào)整后的位置中的數(shù)據(jù)。
控制器可以確定第一邏輯地址組具有彼此相關的值：當?shù)谝贿壿嫷刂方M的起始邏輯地址具有相同的值時，并且第一邏輯地址組的數(shù)據(jù)的大小彼此相同時；或者當包含在第一邏輯地址組中的邏輯地址的一部分或全部彼此完全匹配時。
在一個實施例中，一種包括多個存儲器裝置的存儲器系統(tǒng)的操作方法可以包括：在被輸入以在多個存儲器裝置中執(zhí)行讀取或?qū)懭氩僮鞯亩鄠€邏輯地址組中，檢測具有彼此相關的值的第一邏輯地址組是否被輸入；并且當對應于第一邏輯地址組的邏輯地址的數(shù)據(jù)的物理存儲位置是使用交叉存取方式不可存取的時，調(diào)整數(shù)據(jù)的物理存儲器位置為是使用交叉存取方式可存取的位置，并將數(shù)據(jù)存儲在調(diào)整后的位置中。
多個邏輯地址組中的每個：可以對應于一個讀取命令或一個寫入命令；并可以包括a個連續(xù)的邏輯地址，其中a的值根據(jù)對應的數(shù)據(jù)的大小變化。
存儲器系統(tǒng)可以進一步包括：適于將讀取命令或?qū)懭朊钜约芭c其相應的邏輯地址組存儲到多達數(shù)量b的讀取命令或?qū)懭朊畹妮斎胄蛄兄械拿铌犃校渲衎為2或更大的整數(shù)；并且適于存儲多達數(shù)量c的第一邏輯地址組的檢測邏輯表，其中c為2或更大的整數(shù)。第一邏輯地址組的檢測可以包括：每次新讀取命令被存儲在命令隊列中時，檢查對應于新讀取命令的新邏輯地址組是否具有與存儲在命令隊列中的邏輯地址組的相關的值；當新邏輯地址組具有相關的值時，將新邏輯地址組設置為新檢測的邏輯地址組；并將作為第一邏輯地址組的新檢測的邏輯地址組存儲在檢測邏輯表中。
檢測邏輯表可以存儲多達數(shù)量c的第一邏輯地址組和其各個迭代檢測計數(shù)，并且新檢測的邏輯地址組的存儲可以包括當新檢測的邏輯地址組具有與第一邏輯地址組相關的值時，增加在第一邏輯組中的對應的一個的迭代檢測計數(shù)，而不將新檢測的邏輯地址組添加至檢測邏輯表。
調(diào)整和存儲可以包括：在待機或后臺操作模式的進入階段中，在第一邏輯地址組中的選擇其迭代檢測計數(shù)等于或大于預設計數(shù)的第二邏輯地址組；檢查對應于包含在第二邏輯地址組中的a個邏輯地址的a個數(shù)據(jù)的物理存儲位置是否是使用交叉存取方式可存取的；并且當作為檢查的結果，物理存儲位置是使用交叉存取方式不可存取的時，調(diào)整對應于第二邏輯地址組的a個數(shù)據(jù)的物理存儲位置為是使用交叉存取方式可存取的位置，并還原在調(diào)整后的位置中的數(shù)據(jù)。
存儲器系統(tǒng)可以進一步包括：適于將多個邏輯地址組存儲到其多達數(shù)量e的輸入序列中的邏輯表，其中e為2或者更大的整數(shù)；以及適于存儲多達數(shù)量f的第一邏輯地址組的檢測邏輯表，其中f為2或者更大的整數(shù)。第一邏輯地址組的檢測可以包括：每次新邏輯地址組被存儲在邏輯表中，檢查新邏輯地址組是否具有與存儲在邏輯表中的邏輯地址組相關的值；當新邏輯地址組具有相關的值時，將新邏輯地址組設置為新檢測的邏輯地址組；并將作為第一邏輯地址組的新檢測的邏輯地址組存儲在檢測邏輯表中。
檢測邏輯表可以存儲多達數(shù)量f的第一邏輯地址組和其各個迭代檢測計數(shù)，新檢測的邏輯地址組的存儲可以包括當新檢測的邏輯地址組具有與第一邏輯地址組相關的值時，增加在第一邏輯地址組中的對應的一個的迭代檢測計數(shù)，而不將所述新檢測的邏輯地址組添加至所述檢測邏輯表。
調(diào)整和存儲可以包括：在待機或后臺操作模式的進入階段中，在第一邏輯地址組中選擇其迭代檢測計數(shù)等于或大于預設計數(shù)的第二邏輯組；檢查對應于包括在第二邏輯地址組中的a個邏輯地址的a個數(shù)據(jù)的物理存儲地址是否是使用交叉存取方式可存取的；并當作為檢查的結果，物理存儲位置是使用交叉存取方式不可存取的時，調(diào)整對應于第二邏輯地址組的a個數(shù)據(jù)的物理存儲位置為是使用交叉存取方式可存取的位置，并還原在調(diào)整后的位置中的數(shù)據(jù)。
調(diào)整并存儲可以包括：檢測被依次輸入并存儲在檢測邏輯表中的并具有大于在待機或后臺操作模式的進入階段中的預設計數(shù)的迭代檢測計數(shù)的g個邏輯地址組，其中g為2或更大的整數(shù)；檢查對應于包括在g個邏輯地址組中的g*a個邏輯地址的g*a個數(shù)據(jù)的物理存儲位置是否式使用交叉存取方式可存取的；并當作為檢查的結果，物理存儲位置是使用交叉存取方式不可存取的時，調(diào)整對應于g個邏輯地址組的g*a個數(shù)據(jù)的物理存儲位置為是使用交叉存取方式可存取的位置，并還原在調(diào)整后的位置中的所述數(shù)據(jù)。
第一邏輯地址組的檢測可以包括：確定第一邏輯地址組具有彼此相關的值：當?shù)谝贿壿嫷刂方M的起始邏輯地址具有相同的值時，第一邏輯地址組的數(shù)據(jù)的大小彼此相同時；或者當包括在第一邏輯地址組中的邏輯地址的一部分或者全部彼此之間完全匹配時。
附圖說明
圖1是根據(jù)本發(fā)明的一個實施例示出包括存儲器系統(tǒng)的數(shù)據(jù)處理系統(tǒng)的簡圖。
圖2是根據(jù)本發(fā)明的一個實施例示出包括多個存儲塊的簡圖。
圖3是根據(jù)本發(fā)明的一個實施例示出存儲器裝置的存儲塊的電路圖。
圖4、5、6、7、8、9、10以及11是根據(jù)本發(fā)明的各種實施例示意性示出了存儲器裝置的簡圖。
圖12是根據(jù)本發(fā)明的一個實施例示出了包括多個存儲器裝置的存儲器系統(tǒng)的方框圖。
圖13a至圖13c是根據(jù)本發(fā)明的一個實施例描述了在圖12的存儲器系統(tǒng)中的控制器的詳細操作的簡圖。
圖14a至圖14d是根據(jù)本發(fā)明的一個實施例描述了在圖12的存儲器系統(tǒng)中的控制器的詳細操作的簡圖。
具體實施方式
以下將參照附圖對各種實施例進行更詳細地描述。然而，本發(fā)明可以不同的形式實施并且不應被解釋為限制于本申請?zhí)岢龅膶嵤├?。而是，這些實施例被提供使得本公開將是全面和完整的，并將本發(fā)明充分傳達至本領域中技術人員。在整個公開中，相似的參考數(shù)字在本發(fā)明的各種附圖和實施例中指的是相似的部件。
除非另有定義，否則包括本申請所用的技術和科學術語的所有術語具有與本發(fā)明所屬領域中的普通技術人員通常所理解的相同的意義。將進一步理解的是，術語，諸如那些在常用的字典中定義的術語，應當理解為其意義與其在相關領域的語境中的意義相一致并且不應當被理解為理想化或過于正式的意義，除非在本申請中有明確定義。
本發(fā)明可以具有不同的變型和實施例，并且在本申請中，一些實施例被當作示例以描述本發(fā)明的概念和范圍。然而，對本領域技術人員顯而易見的是其并不限制本發(fā)明的概念和范圍。此外，本發(fā)明的實施例的組成元件應當被理解為包括所有的變型、替代品以及等同物。在這方面，接下來在圖1至9中所示出的被用于描述本發(fā)明的原理的實施例應當被解釋為不是限制性的而是說明性的。
將理解的是，盡管術語“第一”、“第二”、“第三”等等可以被用于此以描述多個元件，但這些元件并不由這些術語所限制。這些術語被用于區(qū)分一個元件與另一個元件。因此，在不偏離本發(fā)明的精神和范圍的情況下，下面所描述的第一元件也可以被稱為第二或者第三元件。
將進一步理解的是，當一個元件被稱作為被“連接至”或“聯(lián)接至”另一個元件時，其可以直接在另一個元件上、直接連接至或聯(lián)接至另一個元件，或者可能存在一個或多個中間元件。此外，也將被理解的是，當一個元件被稱作為在兩個元件“之間”時，其可以是在這兩個元件之間的僅有的元件，或者也可以存在一個或多個中間元件。
本申請所使用的術語只是為了描述特定實施例的目的而并不旨在限制本發(fā)明。正如本申請所使用的，除非上下文清楚地表明，否則單數(shù)形式也旨在包括復數(shù)形式。將進一步理解的是，在本說明中使用的術語“包含”和“包括”說明所述元件的存在但不排除一個或多個其它元件的存在或添加。正如本申請所使用的，術語“和/或”包括相關的所列項目的一個或多個的任一或所有組合。
在下文的描述中，闡述大量具體細節(jié)以為了提供本發(fā)明的全面的理解。本發(fā)明可以在沒有某些或全部這些具體細節(jié)的情況下被實施。在其它實例中，眾所周知的工藝結構和/或過程沒有被更詳細細描述是為了不使本發(fā)明過于晦澀。
在一些實例中，正如對本領域中的普通技術人員來講將會是顯而易見的，與特定實施例有關的描述的元件可以被單獨使用或與其它實施例結合使用，除非另有特殊說明。
在下文中，將參照附圖更詳細地描述本發(fā)明的各種實施例。
現(xiàn)在參照圖1，根據(jù)本發(fā)明的實施例，數(shù)據(jù)處理系統(tǒng)100被提供。數(shù)據(jù)處理系統(tǒng)100可以包括主機102和存儲器系統(tǒng)110。
主機102可以包括任何適當?shù)碾娮友b置。例如，主機102可以包括便攜式電子裝置，諸如移動電話、mp3播放器、手提電腦等等。主機可以包括非便攜式電子裝置，諸如臺式電腦、游戲機、電視機、投影儀等等。
存儲器系統(tǒng)110可以響應于來自主機102的請求存儲待被主機102訪問的數(shù)據(jù)。存儲器系統(tǒng)110可以被用作主機102的主存儲器系統(tǒng)或者輔助存儲器系統(tǒng)。根據(jù)主機接口的協(xié)議，存儲器系統(tǒng)110可以被實施為與主機102電聯(lián)接。一個或多個半導體存儲器裝置可以被使用。易失性存儲器裝置或非易失性存儲器裝置可以被使用。例如，存儲器系統(tǒng)110可以使用固態(tài)驅(qū)動器(ssd)、多媒體卡(mmc)、嵌入式mmc(emmc)、縮小尺寸的mmc(rs-mmc)和微型-mmc、安全數(shù)字(sd)卡、迷你-sd和微型-sd、通用串行總線(usb)存儲裝置、通用閃速存儲(ufs)裝置、標準閃存(cf)卡、智能媒體(sm)卡、記憶棒等等來實施。
用于存儲器系統(tǒng)110的存儲裝置可以使用諸如動態(tài)隨機存取存儲器(dram)、靜態(tài)隨機存取存儲器(sram)等易失性存儲器裝置來實施?？蛇x地，用于存儲器系統(tǒng)110的存儲裝置可以使用諸如以下的非易失性存儲器裝置來實施：只讀存儲器(rom)、掩膜rom(mrom)、可編程rom(prom)、可擦除可編程rom(eprom)、電可擦除可編程rom(eeprom)、鐵電隨機存取存儲器(fram)、相變ram(pram)、磁阻ram(mram)、電阻式ram(rram)等等。
存儲器系統(tǒng)110可以包括用于存儲數(shù)據(jù)的存儲器裝置150和用于控制數(shù)據(jù)在存儲器裝置150中的存儲的控制器130。在存儲器裝置150中存儲的數(shù)據(jù)可以被主機102訪問。
控制器130和存儲器裝置150可以被集成到單個半導體裝置中。例如，控制器130和存儲器裝置150可以被集成到被配置為固態(tài)驅(qū)動器(ssd)的半導體裝置中。配置存儲器系統(tǒng)110為ssd通?？梢允怪鳈C102的操作速度顯著增加。
控制器130和存儲器裝置150可以被集成到被配置為諸如以下的存儲卡的半導體裝置中：個人計算機存儲卡國際協(xié)會(pcmcia)卡、標準閃存(cf)卡、智能媒體(sm)卡(smc)、記憶棒、多媒體卡(mmc)、rs-mmc和微型-mmc、安全數(shù)字(sd)卡、迷你-sd、微型-sd和sdhc、通用閃速存儲(ufs)裝置等等。
并且，例如，存儲器系統(tǒng)110可以是或包含計算機、超移動pc(umpc)、工作站、上網(wǎng)本、個人數(shù)字助理(pda)、便攜式計算機、網(wǎng)絡平板、平板電腦、無線電話、移動電話、智能電話、電子書、便攜式多媒體播放器(pmp)、便攜式游戲機、導航裝置、黑匣子、數(shù)字相機、數(shù)字多媒體廣播(dmb)播放器、三維(3d)電視、智能電視、數(shù)字音頻記錄器、數(shù)字音頻播放器、數(shù)字圖片記錄器、數(shù)字圖片播放器、數(shù)字視頻記錄器、數(shù)字視頻播放器、配置數(shù)據(jù)中心的存儲器、能夠在無線環(huán)境下發(fā)送和接收信息的裝置、配置家庭網(wǎng)絡的各種電子裝置中的一個、配置計算機網(wǎng)絡的各種電子裝置中的一個、配置遠程信息處理網(wǎng)絡的各種電子裝置中的一個、rfid裝置、配置計算系統(tǒng)的各種構成元件中的一個等等。
存儲器裝置150可以存儲由主機102提供的數(shù)據(jù)。在讀取操作期間，存儲器裝置150可以向主機102提供存儲的數(shù)據(jù)。一個或更多存儲器裝置150可以被采用。一個或多個存儲器裝置150可以大體相同。一個或多個存儲器裝置可以是不同的存儲器裝置。存儲器裝置150可以包括一個或多個存儲塊152、154和156。存儲塊152、154和156中的每個可以包括多個頁面。每個頁面可以包括電聯(lián)接至多條字線(wl)的多個存儲器單元。存儲器裝置150可以是非易失性存儲器裝置，其即使在電源被中斷或關閉時能夠保留存儲的數(shù)據(jù)。根據(jù)一個實施例，存儲器裝置可以是閃速存儲器。存儲器裝置可以是具有三維(3d)堆疊結構的閃速存儲器裝置。稍后在下文中參照附圖2至圖11描述具有三維(3d)堆疊結構的非易失性存儲器裝置150的示例。
控制器130可以控制存儲器裝置150的全部操作，諸如，讀取、寫入、編程和/或擦除操作。通常，控制器130可以響應于來自主機102的請求控制存儲器裝置150。例如，控制器130可以響應于來自主機102的讀取請求向主機102提供從存儲器裝置150讀取的數(shù)據(jù)?；蛘?，作為又一個示例，控制器可以響應于寫入請求將主機102提供的數(shù)據(jù)存儲至存儲器裝置150中。
任何適當?shù)目刂破骺梢员皇褂?。例如，控制?30可以包括主機接口單元132、處理器134、錯誤校正碼(ecc)單元138、電源管理單元(pmu)140、nand閃速控制器(nfc)142和存儲器144。
主機接口單元132可以處理由主機102提供的命令和/或數(shù)據(jù)。主機接口單元132可以通過諸如以下的各種接口協(xié)議中的至少一個與主機102通信：通用串行總線(usb)、多媒體卡(mmc)、高速外圍組件互連(pci-e)、串行scsi(sas)、串行高級技術附件(sata)、并行高級技術附件(pata)、小型計算機系統(tǒng)接口(scsi)、加強型小型磁盤接口(esdi)、電子集成驅(qū)動器(ide)等等。主機接口單元132可以包括可能需要的適于與主機102和控制器130的其它組件通信的任何適當?shù)碾娐?、系統(tǒng)或裝置。
ecc單元138可以檢測和校正在讀取操作期間從存儲器裝置150讀取的數(shù)據(jù)的錯誤。各種檢測和校正技術可以被采用。例如，如果由ecc單元138檢測的錯誤位的數(shù)量大于或等于可校正錯誤位的閾值數(shù)量，則ecc單元138可不校正錯誤位并輸出指示校正錯誤位失敗的錯誤校正失敗信號。
ecc單元138可以基于任何合適的錯誤校正方案執(zhí)行錯誤校正操作。例如，ecc單元138可以基于諸如以下的編碼調(diào)制方案執(zhí)行錯誤校正操作：例如，低密度奇偶校驗檢查(ldpc)碼、博斯-查德胡里-霍昆格姆(bose-chaudhuri-hocquenghem，bch)碼、turbo碼、里德-所羅門(reed-solomon，rs)碼、卷積碼、遞歸系統(tǒng)碼(rsc)、網(wǎng)格編碼調(diào)制(tcm)、分組編碼調(diào)制(blockcodedmodulation，bcm)等等。ecc單元138可以包括錯誤檢測和校正操作所需要的任何適當?shù)碾娐?、系統(tǒng)或裝置。
pmu140可以提供和管理用于控制器130的電力。例如，當可能需要時，pmu140可以為控制器130的各種組件提供和管理電力。
nfc142可以用作控制器130和存儲器裝置150之間的存儲器接口以允許控制器130響應于來自主機102的請求控制存儲器裝置150。例如，nfc142可以產(chǎn)生用于存儲器裝置150的控制信號。例如，當存儲器裝置150是閃速存儲器特別是nand閃速存儲器時，nfc可以在處理器134的控制下處理數(shù)據(jù)。
存儲器144可以用作存儲器系統(tǒng)110和控制器130的工作存儲器，并存儲用于驅(qū)動存儲器系統(tǒng)110和控制器130的數(shù)據(jù)。例如，當控制器130控制存儲器裝置150的操作時，存儲器144可以存儲被控制器130和存儲器裝置150用于如下操作的數(shù)據(jù)：讀取、寫入、編程和擦除操作。
存儲器144可以是或包含易失性存儲器。例如，存儲器144可以是或包含靜態(tài)隨機存取存儲器(sram)或動態(tài)隨機存取存儲器(dram)。如上所述，存儲器144可以存儲由主機102和存儲器裝置150用于讀取和/或?qū)懭氩僮鞯臄?shù)據(jù)。存儲器144可以是或包含編程存儲器、數(shù)據(jù)存儲器、寫入緩沖器、讀取緩沖器、映射緩沖器等等。
處理器134可以控制存儲器系統(tǒng)110的一般操作。例如，處理器134可以響應于來自主機102的寫入請求控制用于存儲器裝置150的寫入操作。并且，例如，處理器134可以響應于來自主機102的讀取請求控制用于存儲器裝置150的讀取操作。處理器134可以驅(qū)動也被稱為閃存轉(zhuǎn)換層(ftl)的固件以控制存儲器系統(tǒng)110的一般操作。處理器134可以使用微處理器、中央處理單元(cpu)等來實施。任何合適的處理器可以被使用。
例如，管理單元(未示出)可以被包括在處理器134中用于執(zhí)行存儲器裝置150的壞塊管理。因此，管理單元可以發(fā)現(xiàn)包括在存儲器裝置150中的壞存儲塊，即，為進一步使用處于令人不滿意的狀態(tài)下的存儲塊，并對壞存儲塊執(zhí)行壞塊管理操作。例如，當諸如nand閃速存儲器的閃速存儲器被用作存儲器裝置150時，由于nand邏輯功能的固有特性，在寫入操作期間可能發(fā)生編程失敗。在壞塊管理期間，編程失敗的存儲塊(例如，壞存儲塊)的數(shù)據(jù)可以被編程到新的存儲塊中。由于編程失敗導致的壞塊可以使存儲器裝置尤其是具有3d堆疊結構的存儲器裝置的利用效率嚴重惡化，并因此對存儲器系統(tǒng)110的可靠性產(chǎn)生負面影響。
參照圖2，存儲器裝置150可以包括多個存儲塊，例如，第0至第(n-1)塊210至240，其中n為正整數(shù)。多個存儲塊210至240中的每個可以包括多個頁面，例如，2m個頁面(2m頁面)，其中m為正整數(shù)。多個頁面中的每個頁面可以包括多個存儲器單元，多條字線可以被電聯(lián)接至該多個存儲器單元。應該注意的是，任意數(shù)量的合適塊且每塊可采用任何數(shù)目的適合頁面。
根據(jù)可以被存儲或表示在每個存儲器單元中的位數(shù)，存儲塊可以是單層單元(slc)存儲塊和/多層單元(mlc)存儲塊。slc存儲塊可以包括使用存儲器單元實現(xiàn)的多個頁面，其中每個該存儲器單元能夠存儲1位數(shù)據(jù)。mlc存儲塊可以包括使用存儲器單元實現(xiàn)的多個頁面，其中每個該存儲器單元能夠存儲多位數(shù)據(jù)，例如，2位或者更多位數(shù)據(jù)。包括使用每個都能夠存儲3位數(shù)據(jù)的存儲器單元實現(xiàn)的多個頁面的mlc存儲塊可以被采用并將其被稱為三層單元(tlc)存儲塊。
在寫入操作期間，多個存儲塊210至240中的每個可以存儲由主機裝置102提供的數(shù)據(jù)，并在讀取操作期間向主機102提供所存儲的數(shù)據(jù)。
參照圖3，存儲器裝置150的存儲塊152可以包括分別被電聯(lián)接至位線bl0至blm-1的多個單元串340。每個單元串340可以包括至少一個漏極選擇晶體管dst和至少一個源極選擇晶體管sst。多個存儲器單元或多個存儲器單元晶體管mc0至mcn-1可以被串聯(lián)地電聯(lián)接在選擇晶體管dst和sst之間。各存儲器單元mc0至mcn-1可以由多層單元(mlc)組成，其中每個該多層單元存儲多個位的數(shù)據(jù)信息。存儲器單元可以具有任何合適的結構。
在圖3中，“dsl”表示漏極選擇線，“ssl”表示源極選擇線，以及“csl”表示共源線。
圖3示出通過nand閃速存儲器單元配置的存儲塊152作為示例。然而，應注意的是，存儲塊152不限制于nand閃速存儲器并且在其它實施例中，其可以由nor閃速存儲器、組合至少兩種存儲器單元的混合閃速存儲器或者控制器被內(nèi)置在存儲器芯片中的nand閃速存儲器實現(xiàn)。并且，半導體裝置的操作特性不僅可以被應用于其中電荷存儲層通過導電浮柵配置的閃速存儲器裝置而且可以被應用于其中電荷存儲層通過介電層配置的電荷捕獲閃存(ctf)。
還應注意的是，存儲器裝置150不僅限制于閃速存儲器裝置。例如，存儲器裝置150可以是dram或sram裝置。
存儲器裝置150的電壓發(fā)生器310可以根據(jù)操作模式產(chǎn)生待被提供給各字線的字線電壓，例如，編程電壓、讀取電壓或通過電壓。電壓發(fā)生器310可以產(chǎn)生待被提供給體材料(例如其中形成有存儲器單元的阱區(qū))的電壓。電壓發(fā)生器310可以在控制電路(未示出)的控制下執(zhí)行電壓產(chǎn)生操作。電壓發(fā)生器310可以產(chǎn)生多個可變的讀取電壓以生成多個讀取數(shù)據(jù)。在控制電路的控制下，電壓發(fā)生器310可以選擇存儲塊或存儲器單元陣列的扇區(qū)中的一個、選擇所選擇的存儲塊的字線中的一個以及向所選擇的字線和未選擇的字線提供字線電壓。
存儲器裝置150的讀取/寫入電路320可以由控制電路控制并可以根據(jù)操作模式用作讀出放大器或者寫入驅(qū)動器。在驗證/正常讀取操作期間，讀取/寫入電路320可以用作讀出放大器以用于從存儲器單元陣列中讀取數(shù)據(jù)。而且，在編程操作期間，讀取/寫入電路320可以用作用于根據(jù)將被存儲在存儲器單元陣列中的數(shù)據(jù)來驅(qū)動位線的寫入驅(qū)動器。讀取/寫入電路320可以在編程操作期間從緩沖器(未示出)接收將被寫入存儲器單元陣列中的數(shù)據(jù)，并根據(jù)被輸入的數(shù)據(jù)驅(qū)動位線。為了這個目的，讀取/寫入電路320可以包括分別對應于列(或位線)或列對(或位線對)的多個頁面緩沖器322、324和326。頁面緩沖器322、324和326中的每個可以包括多個鎖存器(未示出)。
圖4是示出根據(jù)本發(fā)明的實施例的存儲器裝置150的多個存儲塊152至156的示例的方框圖。
如圖4中所示，存儲器裝置150可以包括多個存儲塊blk0至blkn-1。存儲塊blk0至blkn-1中的每個可以3d結構或垂直結構實現(xiàn)。各存儲塊blk0至blkn-1可以包括在第一至第三方向例如x-軸方向、y-軸方向、z-軸方向上延伸的多個結構。
各個存儲塊blk0至blkn-1可以包括在第二方向上延伸的多個nand串ns(圖8)。多個nand串ns可以在第一方向和第三方向上設置。每個nand串ns可以被電聯(lián)接至位線bl、至少一個源極選擇線ssl、至少一個接地選擇線gsl、多個字線wl、至少一個虛擬字線dwl和共源線csl。各個存儲塊blk0至blkn-1可以被電聯(lián)接至多個位線bl、多個源極選擇線ssl、多個接地選擇線gsl、多個字線wl、多個虛擬字線dwl和多個共源線csl。
圖5是在圖4中所示的多個存儲塊blk0至blkn-1中的一個存儲塊blki的立體圖。圖6是沿圖5中所示的存儲塊blki的線i-i＇截取的剖面圖。
參照圖5和圖6，存儲塊blki可以包括在第一至第三方向上延伸的結構。
存儲塊可以包括襯底5111，襯底5111包括摻雜有第一類型雜質(zhì)的硅材料。例如，襯底5111可以包括摻雜有p-型雜質(zhì)的硅材料。襯底5111可以是p-型阱，例如，袋(pocket)p-阱。襯底5111可以進一步包括圍繞p-型阱的n-型阱。盡管在本發(fā)明的實施例中襯底5111被例示為p-型硅，但應注意的是襯底5111不限制于p-型硅。
在第一方向上延伸的多個摻雜區(qū)域5311至5314可以被設置在襯底5111上方。摻雜區(qū)域在第三方向上以規(guī)則間隔隔開。多個摻雜區(qū)域5311至5314可以含有與在襯底5111中所使用的雜質(zhì)類型不同的第二類型雜質(zhì)。例如，多個摻雜區(qū)域5311至5314可以摻雜有n-型雜質(zhì)。盡管在本發(fā)明的實施例中第一至第四摻雜區(qū)域5311至5314被例示為n-型，但應注意的是其不限制于n-型。
在第一和第二摻雜區(qū)5311和5312之間襯底5111上方的區(qū)域中，在第一方向上延伸的多個介電材料區(qū)域5112可以在第二方向上以規(guī)則間隔隔開。介電材料區(qū)域5112也可以在第二方向上以預設距離與襯底5111分離。每個介電材料區(qū)域5112可以在第二方向上以預設距離彼此分離。介電材料5112可以包括任何適當?shù)慕殡姴牧?，諸如二氧化硅。
在兩個連續(xù)摻雜區(qū)域之間例如介于摻雜區(qū)域5311和5312之間的襯底5111上方的區(qū)域中，多個柱狀物5113在第一方向上以均勻間隔隔開。多個柱狀物5113在第二方向上延伸并可以穿過介電材料區(qū)域5112，使得其可以與襯底5111電聯(lián)接。每個柱狀物5113可以包括一種或多種材料。例如，每個柱狀物5113可以包括內(nèi)層5115和外表面層5114。表面層5114可以包括摻雜有雜質(zhì)的摻雜硅材料。例如，表面層5114可以包括摻雜有與襯底5111相同的或相同類型的雜質(zhì)的硅材料。盡管在本發(fā)明的實施例中表面層5114被例示為包括p-型硅，但表面層5114不限制于p-型硅并且其中襯底5111和柱狀物5113的表面層5114可以摻雜有n-型雜質(zhì)的其它實施例可以被本領域技術人員容易設想。
每個柱狀物5113的內(nèi)層5115可以由介電材料構成。內(nèi)層5115可以是或包括介電材料，諸如二氧化硅。
在第一和第二摻雜區(qū)域5311和5312之間的區(qū)域中，介電層5116可以沿著介電材料區(qū)域5112、柱狀物5113和襯底5111的暴露表面設置。介電層5116的厚度可以小于介電材料區(qū)域5112之間的距離的一半。換言之，不同于介電材料5112和介電層5116的材料的區(qū)域可以被設置在(i)在介電材料區(qū)域5112的第一介電材料的底面下方的介電層5116和(ii)被提供在介電材料區(qū)域5112的第二介電材料的頂面上方的介電層5116之間。介電材料區(qū)域5112可以位于第一介電材料下方。
在介于連續(xù)摻雜區(qū)域之間的區(qū)域中，諸如在第一和第二摻雜區(qū)域5311和5312之間的區(qū)域中，多個導電材料區(qū)域5211至5291可以被設置在介電層5116的暴露表面上方。在第一方向上延伸的多個導電材料區(qū)域可以使用與多個介電材料區(qū)域5112的交叉配置在第二方向上以規(guī)則間隔隔開。介電層5116填充在導電材料區(qū)域和介電材料區(qū)域5112之間的空間。因此，例如，在第一方向上延伸的導電材料區(qū)域5211可以被設置在鄰近襯底5111的介電材料區(qū)域5112和襯底5111之間。尤其是，在第一方向上延伸的導電材料區(qū)域5211可以被設置在(i)被設置在襯底5111上方的介電層5116和(ii)被設置在鄰近襯底5111的介電材料區(qū)域5112的底面下方的介電層5116之間。
在第一方向上延伸的導電材料區(qū)域5211至5291中的每個可以被設置在(i)被設置在介電材料區(qū)域5112的一個的頂面上方的介電層5116和(ii)被設置在下一個介電材料區(qū)域5112的底面下方的介電層5116之間。在第一方向上延伸的導電材料區(qū)域5221至5281可以被設置在介電材料區(qū)域5112之間。在第一方向上延伸的頂部導電材料區(qū)域5291可以被設置在最高的介電材料5112上方。在第一方向上延伸的導電材料區(qū)域5211至5291可以由金屬材料制成或包括金屬材料。在第一方向上延伸的導電材料區(qū)5211至5291可以由諸如多晶硅的導電材料制成或者包括諸如多晶硅的導電材料。
在第二摻雜區(qū)域5312和第三摻雜區(qū)域5313之間的區(qū)域中，可以設置與第一和第二摻雜區(qū)域5311和5312之間的結構相同的結構。例如，在第二和第三摻雜區(qū)域5312和5313之間的區(qū)域中，可以設置在第一方向上延伸的多個介電材料區(qū)域5112、在第一方向上順序設置并在第二方向上穿過多個介電材料區(qū)域5112的多個柱狀物5113、被設置在多個介電材料區(qū)域5112和多個柱狀物5113的暴露表面上方的介電層5116以及在第一方向上延伸的多個導電材料區(qū)域5212至5292。
在第三摻雜區(qū)域5313和第四摻雜區(qū)域5314之間的區(qū)域中，可以設置與第一和第二摻雜區(qū)域5311和5312之間的結構相同的結構。例如，在第三和第四摻雜區(qū)域5313和5314之間的區(qū)域中，可以設置在第一方向上延伸的多個介電材料區(qū)域5112、在第一方向上順序設置并在第二方向上穿過多個介電材料區(qū)域5112的多個柱狀物5113、被設置在多個介電材料區(qū)域5112和多個柱狀物5113的暴露表面上方的介電層5116以及在第一方向上延伸的多個導電材料區(qū)域5213至5293。
漏極5320可以分別設置在多個柱狀物5113上方。漏極5320可以由摻雜有第二類型雜質(zhì)的硅材料制成。漏極5320可以由摻雜有n-型雜質(zhì)的硅材料制成。雖然為了便于解釋，漏極5320被例示為包含n-型硅，但應注意的是，漏極5320不限制于n-型硅。例如，每個漏極5320的寬度可以大于每個對應的柱狀物5113的寬度。每個漏極5320可以焊盤的形狀設置在每個對應的柱狀物5113的頂面上方。
在第三方向上延伸的導電材料區(qū)域5331至5333可以被設置在漏極5320上方。每個導電材料區(qū)域5331至5333可被延伸地設置在被連續(xù)布置在第三方向上的漏極5320的上方且在第一方向上彼此之間具有預設分離距離的漏極5320上方。各個導電材料區(qū)域5331至5333可以與其下的漏極5320電聯(lián)接。在第三方向上延伸的漏極5320和導電材料區(qū)域5331至5333可以通過接觸插塞被電聯(lián)接。在第三方向上延伸的導電材料區(qū)域5331至5333可以由金屬材料制成。在第三方向上延伸的導電材料區(qū)域5331至5333可以由諸如多晶硅的導電材料制成。
在圖5和圖6中，各個柱狀物5113可以與介電層5116和在第一方向上延伸的導電材料區(qū)域5211至5291、5212至5292和5213至5293一起形成串。各個柱狀物5113可以與介電層5116以及在第一方向上延伸的導電材料區(qū)域5211至5291、5212至5292和5213至5293一起形成nand串ns。每個nand串ns可以包括多個晶體管結構ts。
現(xiàn)在參照圖7，在圖6中所示的晶體管結構ts中，介電層5116可以包括第一至第三子介電層5117、5118和5119。
在每個柱狀物5113中的p-型硅的表面層5114可以用作主體。鄰近柱狀物5113的第一子介電層5117可以用作遂穿介電層，并可以包括熱氧化層。
第二子介電層5118可以用作電荷存儲層。第二子介電層5118可以用作電荷捕獲層，以及可以包括氮化物層或者諸如氧化鋁層、氧化鉿層等的金屬氧化物層。
鄰近導電材料5233的第三子介電層5119可以用作阻擋介電層。鄰近在第一方向上延伸的導電材料5233的第三子介電層5119可以被形成為單層或多層。第三子介電層5119可以是介電常數(shù)大于第一子介電層5117和第二子介電層5118的諸如氧化鋁層、氧化鉿層等的高k介電層。
導電材料5233可以用作柵或控制柵。例如，柵或控制柵5233、阻擋介電層5119、電荷存儲層5118、隧穿介電層5117以及主體5114可以形成晶體管或存儲器單元晶體管結構。例如，第一至第三子介電層5117至5119可以形成氧化物-氮化物-氧化物(ono)結構。在實施例中，出于便于解釋的目的，在每個柱狀物5113中的p-型硅的表面層5114將被稱作在第二方向上的主體。
存儲塊blki可以包括多個柱狀物5113。例如，存儲塊blki可以包括多個nand串ns。具體地，存儲塊blki可以包括在第二方向或垂直于襯底5111的方向上延伸的多個nand串ns。
每個nand串ns可以包括被設置在第二方向上的多個晶體管結構ts。每個nand串ns的多個晶體管結構ts中的至少一個可以用作串源極晶體管sst。每個nand串ns的多個晶體管結構ts中的至少一個可以用作接地選擇晶體管gst。
柵或控制柵可以對應于在第一方向上延伸的導電材料區(qū)域5211至5291、5212至5292以及5213至5293。例如，柵或控制柵可以在第一方向上延伸并形成字線和包括至少一個源極選擇線ssl和至少一個接地選擇線gsl的至少兩個選擇線。
在第三方向上延伸的導電材料區(qū)域5331至5333可以被電聯(lián)接至nand串ns的一端。在第三方向上延伸的導電材料區(qū)域5331至5333可以用作位線bl。例如，在一個存儲塊blki中，多個nand串ns可以被電聯(lián)接至一個位線bl。
在第一方向上延伸的第二類型摻雜區(qū)域5311至5314可以被設置至nand串ns的其它端。在第一方向上延伸的第二類型摻雜區(qū)域5311至5314可以用作共源線csl。
例如，存儲塊blki可以包括在垂直于襯底5111的方向例如第二方向上延伸的多個nand串ns并可以用作例如電荷捕獲類型存儲器的nand閃速存儲塊，其中多個nand串ns被電聯(lián)接至一個位線bl。
盡管在圖5至圖7中示出在第一方向上延伸的導電材料區(qū)域5211至5291、5212至5292以及5213至5293被設置為九(9)層，但應注意的是在第一方向上延伸的導電材料區(qū)域5211至5291、5212至5292以及5213至5293不限制于此。例如，在第一方向上延伸的導電材料區(qū)域可以被設置在八(8)層、十六(16)層或任意多層中。例如，在一個nand串ns中，晶體管的數(shù)量可以是8個、16個或更多個。
盡管在圖5至圖7中示出三(3)個nand串ns被電聯(lián)接至一個位線bl，但應注意的是實施例并不限制于此。在存儲塊blki中，m個nand串ns可以被電聯(lián)接至一個位線bl，m為正整數(shù)。在第一方向上延伸的導電材料區(qū)域5211至5291、5212至5292以及5213至5293的數(shù)量和共源線5311至5314的數(shù)量可以隨著被電聯(lián)接至一個位線bl的nans串ns的數(shù)量變化。
進一步地，盡管在圖5至圖7中示出三(3)個nand串ns被電聯(lián)接至在第一方向上延伸的一個導電材料，但應注意的是實施例并不限制于此。例如，n個nand串ns可以被電聯(lián)接至在第一方向上延伸的一個導電材料，n為正整數(shù)。位線5331至5333的數(shù)量可以隨著被電聯(lián)接至在第一方向上延伸的一個導電材料的nand串ns的數(shù)量變化。
參照圖8，在具有第一結構的塊blki中，多個nand串ns11至ns31可以被設置在第一位線bl1和共源線csl之間。第一位線bl1可以對應于圖5和圖6的在第三方向上延伸的導電材料區(qū)域5331。nand串ns12至ns32可以被設置在第二位線bl2和共源線csl之間。第二位線bl2可以對應于圖5和圖6的在第三方向上延伸的導電材料區(qū)域5332。nand串ns13至ns33可以被設置在第三位線bl3和共源線csl之間。第三位線bl3可以對應于圖5和圖6的在第三方向上延伸的導電材料區(qū)域5333。
每個nand串ns的源極選擇晶體管sst可以被電聯(lián)接至對應的位線bl。每個nand串ns的接地選擇晶體管gst可以被電聯(lián)接至共源線csl。存儲器單元mc1至mc6可以被設置在每個nand串ns的源極選擇晶體管sst和接地選擇晶體管gst之間。
在本示例中，nand串ns可以由行和列的單元來定義。被電聯(lián)接至一個位線的nand串ns可以形成一列。被電聯(lián)接至第一位線bl1的nand串ns11至ns31可以對應第一列。被電聯(lián)接至第二位線bl2的nand串ns12至ns32可以對應第二列。被電聯(lián)接至第三位線bl3的nand串ns13至ns33可以對應第三列。被電聯(lián)接至一個源極選擇線ssl的nand串ns可以形成一行。被電聯(lián)接至第一源極選擇線ssl1的nand串ns11至ns13可以形成第一行。被電聯(lián)接至第二源極選擇線ssl2的nand串ns21至ns23可以形成第二行。被電聯(lián)接至第三源極選擇線ssl3的nand串ns31至ns33可以形成第三行。
在每個nand串ns中，高度可以被定義。在每個nand串ns中，鄰近接地選擇晶體管gst的存儲器單元mc1的高度可以具有例如值“1”。在每個nand串ns中，當從襯底5111測量時，存儲器單元的高度可以隨著存儲器單元靠近源極選擇晶體管sst而增加。例如，在每個nand串ns中，鄰近源極選擇晶體管sst的存儲器單元mc6的高度可以具有例如值“7”。
被布置在同一行中的nand串ns的源極選擇晶體管sst可以共享源極選擇線ssl。被布置在不同行中的nand串ns的源極選擇晶體管sst可以分別被電聯(lián)接至不同的源極選擇線ssl1、ssl2和ssl3。
在同一行中的nand串ns中的同一高度上的存儲器單元可以共享字線wl。例如，在同一高度上，電聯(lián)接至不同行中的nand串ns的存儲器單元mc的字線wl可以互相電聯(lián)接。在同一行的nand串ns中的同一高度上的虛擬存儲器單元dmc可以共享虛擬字線dwl。例如，在同一高度或水平上，電聯(lián)接至在不同行中的nand串ns的虛擬存儲器單元dmc的虛擬字線dwl可以互相電聯(lián)接。
位于同一水平或高度或?qū)由系淖志€wl或虛擬字線dwl可以對于其中可設置在第一方向上延伸的導電材料區(qū)域5211至5291、5212至5292和5213至5293的層的每個處互相電聯(lián)接。在第一方向上延伸的導電材料區(qū)域5211至5291、5212至5292和5213至5293可以通過接觸部被共同電聯(lián)接至上層。換言之，在同一行中的nand串ns的接地選擇晶體管gst可以共享接地選擇線gsl。進一步地，在不同行中的nand串ns的接地選擇晶體管gst可以共享接地選擇線gsl。例如，nand串ns11至ns13、ns21至ns23和ns31至ns33可以被共同電聯(lián)接至接地選擇線gsl。
共源線csl可以被共同電聯(lián)接至nand串ns。在襯底5111上方的有源區(qū)域上方，第一至第四摻雜區(qū)域5311至5314可以電聯(lián)接。第一至第四摻雜區(qū)域5311至5314可以通過接觸部被共同電聯(lián)接至上層。
例如，如圖8所示，同一高度或水平的字線wl可以互相電聯(lián)接。因此，當在某個高度處的字線wl被選擇時，被電聯(lián)接至所選擇的字線wl的所有nand串ns可以被選擇。在不同行中的nand串ns可以被電聯(lián)接至不同的源極選擇線ssl。因此，在被電聯(lián)接至同一字線wl的nand串ns中，通過選擇源極選擇線ssl1至ssl3中的一個，在未選擇的行中的nand串ns可以與位線bl1至bl3電隔離。換言之，通過選擇源極選擇線ssl1至ssl3中的一個，被布置在與選擇的源極線相同的行中的nand串ns可以被選擇。此外，通過選擇位線bl1至bl3中的一個，被布置在與選擇的位線相同的列中的nand串ns可以被選擇。因此，僅被布置在與選擇的源極線相同的行和與選擇的位線相同的列中的nand串ns可以被選擇。
在每個nand串ns中，虛擬存儲器單元dmc可以被設置。在圖8中，例如，虛擬存儲器單元dmc可以被設置在每個個nand串ns中的第三存儲器單元mc3和第四存儲器單元mc4之間。例如，第一至第三存儲器單元mc1至mc3可以被設置在虛擬存儲器單元dmc和接地選擇晶體管gst之間。第四至第六存儲器單元mc4至mc6可以被設置在虛擬存儲器單元dmc和源極選擇晶體管sst之間。每個nand串ns的存儲器單元mc可以被虛擬存儲器單元dmc劃分為兩(2)個存儲器單元組。在劃分的存儲器單元組中，鄰近接地選擇晶體管gst的存儲器單元例如mc1至mc3可以被稱作下部存儲器單元組，鄰近串選擇晶體管sst的剩余存儲器單元例如mc4至mc6可以被稱作上部存儲器單元組。
在下文中，將參照圖9至圖11進行詳細描述，圖9至圖11示出根據(jù)使用與第一結構不同的三維(3d)非易失性存儲器裝置實現(xiàn)的實施例的存儲器系統(tǒng)中的存儲器裝置。
圖9是示意性示出了使用不同于上文參照圖5至圖8所描述的第一結構的三維(3d)非易失性存儲器裝置實現(xiàn)的存儲器裝置，并示出了圖4的多個存儲塊的存儲塊blkj的立體圖。圖10是示出沿著圖9的線vii-vii＇截取的存儲塊blkj的剖視圖。
參照圖9和圖10，存儲塊blkj可以包括在第一至第三方向上延伸的結構并可以包括襯底6311。襯底6311可以包含摻雜有第一類型雜質(zhì)的硅材料。例如，襯底6311可以包含摻雜有p-型雜質(zhì)的硅材料。襯底6311可以是p-型阱，例如，袋p-阱。襯底6311可以進一步包括圍繞p型阱的n型阱。盡管在所述實施例中襯底6311被例示為p-型硅，但應注意的是襯底6311并不限制于p-型硅。
在x-軸方向和y-軸方向上延伸的第一至第四導電材料區(qū)域6321至6324被設置在襯底6311上方。第一至第四導電材料區(qū)域6321至6324可以在z-軸方向上以預設距離隔開。
在x-軸方向和y-軸方向上延伸的第五至第八導電材料區(qū)域6325至6328可以被設置在襯底6311上方。第五至第八導電材料區(qū)域6325至6328可以在z-軸方向上隔開預設的距離。第五至第八導電材料區(qū)域6325至6328可以在y-軸方向上與第一至第四導電材料區(qū)域6321至6324隔開。
穿過第一至第四導電材料區(qū)域6321至6324的多個下部柱狀物dp可以被設置。每個下部柱狀物dp可以在z-軸方向上延伸。而且，穿過第五至第八導電材料區(qū)域6325至6328的多個上部柱狀物up可以被設置。每個上部柱狀物up可以在z-軸方向上延伸。
下部柱狀物dp和上部柱狀物up中的每個可以包括中部材料6361、中間層6362和表面層6363。中間層6362可以充當單元晶體管的溝道。表面層6363可以包括阻擋介電層、電荷存儲層和隧穿介電層。
下部和上部柱狀物dp和up可以通過管柵pg彼此之間電聯(lián)接。管柵pg可以被設置在襯底6311中。例如，管柵pg可以包括與下部柱狀物dp和上部柱狀物up相同的材料。
在x-軸方向和y-軸方向上延伸的第二類型的摻雜材料6312可以被設置在下部柱狀物dp上方。例如，第二類型的摻雜材料6312可以包括n-型硅材料。第二類型的摻雜材料6312可以充當共源線csl。
漏極6340可以被設置在上部柱狀物up上方。漏極6340可以包括n-型硅材料。在y-軸方向上延伸的第一和第二上部導電材料區(qū)域6351和6352可以被設置在漏極6340上方。
第一和第二上部導電材料區(qū)域6351和6352可以沿著x-軸方向被分離。第一和第二上部導電材料區(qū)域6351和6352可以由金屬形成。第一和第二上部導電材料區(qū)域6351和6352和漏極6340可以通過接觸插塞互相電聯(lián)接。第一和第二上部導電材料區(qū)域6351和6352可以分別充當?shù)谝缓偷诙痪€bl1和bl2。
第一導電材料6321可以充當源極選擇線ssl。第二導電材料6322可以充當?shù)谝惶摂M字線dwl1。第三和第四導電材料區(qū)域6323和6324可以分別充當?shù)谝缓偷诙髯志€mwl1和mwl2。第五和第六導電材料區(qū)域6325和6326可以分別充當?shù)谌偷谒闹髯志€mwl3和mwl4。第七導電材料6327可以充當?shù)诙摂M字線dwl2。第八導電材料6328可以充當漏極選擇線dsl。
下部柱狀物dp和鄰近下部柱狀物dp的第一至第四導電材料區(qū)域6321至6324可以形成下部串。上部柱狀物up和鄰近上部柱狀物up的第五至第八導電材料區(qū)域6325至6328可以形成上部串。下部串和上部串可以通過管柵pg互相之間電聯(lián)接。下部串的一端可以電聯(lián)接至充當共源線csl的第二類型的摻雜材料6312。上部串的一端可以通過漏極6340電聯(lián)接至對應的位線。一個下部串和一個上部串可以形成一個單元串，其被電聯(lián)接在充當共源線csl的摻雜材料6312和充當位線bl的上部導電材料層6351和6352中的對應的一個之間。
例如，下部串可以包括源極選擇晶體管sst、第一虛擬存儲器單元dmc1和第一與第二主存儲器單元mmc1和mmc2。上部串可以包括第三和第四主存儲器單元mmc3和mmc4、第二虛擬存儲器單元dmc2和漏極選擇晶體管dst。
在圖9和圖10中，上部串和下部串可以形成nand串ns。nand串ns可以包括多個晶體管結構ts。因為以上參照圖7更詳細地描述了包括在圖9和圖10中的nand串ns中的晶體管結構，所以其詳細描述在此將會被省略。
圖11是示出了如上參照圖9和圖10所述的具有第二結構的存儲塊blkj的等效電路的電路圖。為了方便起見，僅示出在第二結構中的存儲塊bklj中形成一對的第一串st1和第二串st2。
參照圖11，在具有第二結構的存儲塊blkj中，多個單元串可以定義多個對的這種方式來設置，其中每個單元串利用如上參照圖9和圖10描述的通過管柵pg電聯(lián)接的一個上部串和一個下部串實現(xiàn)。
例如，在具有第二結構的存儲塊blkj中，沿著第一溝道ch1(未示出)堆疊的存儲器單元cg0至cg31，例如，至少一個源極選擇柵ssg1和至少一個漏極選擇柵dsg1，可以形成第一串st1，并且沿著第二溝道ch2(未示出)堆疊的存儲器單元cg0至cg31，例如，至少一個源極選擇柵ssg2和至少一個漏極選擇柵dsg2，可以形成第二串st2。
第一和第二串st1和st2可以被電聯(lián)接至相同的漏極選擇線dsl和相同的源極選擇線ssl。第一串st1可以被電聯(lián)接至第一位線bl1。第二串st2可以被電聯(lián)接至第二位線bl2。
盡管圖11示出第一串st1和第二串st2被電聯(lián)接至相同的漏極選擇線dsl和相同的源極選擇線ssl，但可以設想到第一串st1和第二串st2可以被電聯(lián)接至相同的源極選擇線ssl和相同的位線bl，第一串st1可以被電聯(lián)接至第一漏極選擇線dsl1并且第二串st2可以被電聯(lián)接至第二漏極選擇線dsl2。進一步可以被設想到第一串st1和第二串st2可以被電聯(lián)接至相同的漏極選擇線dsl和相同的位線bl，第一串st1可以被電聯(lián)接至第一源極選擇線ssl1并且第二串st2可以被電聯(lián)接至第二源極選擇線ssl2。
圖12是根據(jù)本發(fā)明的實施例示出了存儲器系統(tǒng)110的方框圖。
根據(jù)圖12的實施例，參照圖1所示的存儲器系統(tǒng)110的配置設置存儲器系統(tǒng)110。存儲器系統(tǒng)110可以包括被分為多個第一存儲器裝置1501和多個第二存儲器裝置1502的多個存儲器裝置。特別地，圖12示出了多個第一存儲器裝置1501和多個第二存儲器裝置1502分別包括四個存儲器裝置1501<1:4>和1502<1:4>。應注意存儲器裝置的數(shù)量可以改變。例如，更多或更少的存儲器裝置可以被包含為多個第一存儲器裝置1501或多個第二存儲器裝置1502。
而且，如圖12所示，多個第一存儲器裝置1501<1:4>通過第一溝道ch1被聯(lián)接至控制器130，并且第二存儲器裝置1502<1:4>通過第二溝道ch2被聯(lián)接至控制器130。
多個第一存儲器裝置1501<1:4>和多個第二存儲器裝置1502<1:4>可以以交叉存取方式操作。
應注意圖12中的其中多個第一存儲器裝置1501<1:4>和多個第二存儲器裝置1502<1:4>通過不同的溝道ch1和ch2被聯(lián)接并且使用交叉存取操作的配置僅僅是一個實施例。根據(jù)不同的電路設計，多個第一存儲器裝置1501<1:4>和多個第二存儲器裝置1502<1:4>可以以不同的并且依然使用交叉存取可操作的方式被聯(lián)接。
在操作中，主機102可以將讀取命令和邏輯地址組rd_cmdx和laax<1:a>或?qū)懭朊詈瓦壿嫷刂方Mwt_cmdx和laax<1:a>傳輸至存儲器系統(tǒng)用于在存儲器系統(tǒng)110的多個存儲器裝置1501<1:4>和1502<1:4>中的至少一個中分別執(zhí)行讀取或?qū)懭氩僮鳌?/p>
在這點上，邏輯地址組laax<1:a>可以對應單一讀取命令rd_cmdx或單一寫入命令wt_cmdx，并且可以表示“a”個邏輯地址laax<1:a>的組。包含在單一邏輯地址組laax<1:a>中的“a”個邏輯地址laax<1:a>具有連續(xù)的值?！癮”的大小可以是變化的。這是因為通過單一讀取命令rd_cmdx或單一寫入命令wt_cmdx被請求的讀取數(shù)據(jù)rd_datax<1:a>或?qū)懭霐?shù)據(jù)wt_datax<1:a>的大小每次都可以變化。例如，如果通過讀取命令rd_cmdx被請求待被讀取的讀取數(shù)據(jù)rd_datax<1:a>的大小是“64kbyte”并且通過寫入命令wt_cmdx被請求待被寫入的寫入數(shù)據(jù)wt_datax<1:a>的大小是“32kbyte”，則連通寫入命令wt_cmdx一起被輸入的邏輯地址組laax<1:a>中的“a”將會小于連通讀取命令rd_cmdx被輸入的邏輯地址組laax<1:a>中的“a”。即連同讀取命令rd_cmdx一起被輸入的邏輯地址組laax<1:a>中的“a”可以是“8”，而連同寫入命令wt_cmdx一起被輸入的邏輯地址組laax<1:a>中的“a”可以是“4”。
響應于讀取命令和邏輯地址組rd_cmdx和laax<1:a>，存儲器系統(tǒng)110可以讀取存儲在多個存儲器裝置1501<1:4>和1502<1:4>中的數(shù)據(jù)rd_datax<1:a>并將其輸出到主機102。而且，響應于寫入命令和邏輯地址組wt_cmdx和laax<1:a>，存儲器系統(tǒng)110將從主機102中輸入的寫入數(shù)據(jù)wt_datax<1:a>存儲到多個存儲器裝置1501<1:4>和1502<1:4>中。
控制器130在被輸入以在多個存儲器裝置1501<1:4>和1502<1:4>中執(zhí)行讀取或?qū)懭氩僮鞯亩鄠€邏輯地址組laa1至laay中檢測具有彼此相關的值的邏輯地址組laax<1:a>是否被輸入(見“1301”)。
在這點上，當確定具有彼此相關的值的邏輯地址組laax<1:a>是否存在于多個邏輯地址組laa1至laay中時，控制器130使用以下標準。
首先，控制器130可以確定具有相同起始邏輯地址和數(shù)據(jù)大小的邏輯地址組laax<1:a>。例如，當在多個邏輯地址組laa1至laay中的第一和第二邏輯地址組laa1<1:a>和laa2<1:a>被輸入時，第一和第二邏輯地址組laa1<1:a>和laa2<1:a>的起始邏輯地址laa1<1>和laa2<1>具有相同的值并且對應于第一和第二邏輯地址組laa1<1:a>和laa2<1:a>的數(shù)據(jù)的大小是相同的。即在第一邏輯地址組laa1<1:a>中的“a”和在第二邏輯地址組laa2<1:a>中的“a”具有相同的值，并且第一邏輯地址組laa1<1:a>和第二邏輯地址組laa2<1:a>可以被確定為具有彼此相關的值。
其次，對于在多個邏輯地址組laa1至laay中、包含在第三邏輯地址組laa3<1:a>中的“a”個邏輯地址的各個值和包含在第四邏輯地址組laa4<1:a>中的“a”個邏輯地址的各個值彼此之間完全匹配的情況，第三邏輯地址組laa3<1:a>和第四邏輯地址組laa4<1:a>可以被確定為具有彼此相關的值。
第三，在多個邏輯地址組laa1至laay中，第五邏輯地址組laa5<1:8>和第六邏輯地址組laa6<1:5>可以被輸入。即對應于第五和第六邏輯地址組laa5<1:8>和laa6<1:5>的數(shù)據(jù)的大小是不同的。然而，對于第五邏輯地址組laa5<1:8>的第一至第五邏輯地址laa5<1:5>的各個值和包含在第六邏輯地址組laa6<1:5>中的第一至第五邏輯地址組laa6<1:5>的各個值互相之間完全匹配的情況，第五邏輯地址組laa5<1:8>和第六邏輯地址組laa6<1:5>可以被確定為具有彼此相關的值。
參考字符“y”表示邏輯地址組laa1至laay的最大數(shù)量，其可以由控制器130管理。而且，字符“x”表示從“1”到“y”范圍中的正數(shù)。例如，如果控制器130可以管理一百個邏輯地址組laa1至laa100，則“y”將會是100，并且“x”將會是在1至100范圍中的值的任何一個。
對于在操作“1301”中具有檢測的邏輯地址組dlaax<1:a>的情況，控制器130檢查對應于檢測的邏輯地址組dlaax<1:a>的讀取數(shù)據(jù)rd_datax<1:a>或?qū)懭霐?shù)據(jù)wt_datax<1:a>的物理存儲位置是否是使用交叉存取方式可存取的(見“1302”)。
在這點上，因為“a”個邏輯地址dlaax<1:a>被包含在檢測的邏輯地址組dlaax<1:a>中，所以“a”個讀取數(shù)據(jù)rd_datax<1:a>或“a”個寫入數(shù)據(jù)wt_datax<1:a>對應于檢測的邏輯地址組dlaax<1:a>。
對于對應于檢測的邏輯地址組dlaax<1:a>的“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的所有被存儲在多個第一存儲器裝置1501<1:4>或者多個第二存儲器裝置1502<1:4>中的情況，對應于檢測的邏輯地址組dlaax<1:a>的“a”個數(shù)據(jù)rd_datax<1:a>或者wt_datax<1:a>可以被認為是使用交叉存取方式不可存取的。
相反地，對于對應于檢測的邏輯地址組dlaax<1:a>的“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>被適當?shù)胤峙洳⑶冶淮鎯υ诙鄠€第一存儲器裝置1501<1:4>和多個第二存儲器裝置1502<1:4>的情況，對應于檢測的邏輯地址組dlaax<1:a>的“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>可以被認為使用交叉存取可存儲的。
因為控制器130具有邏輯地址和物理地址的地址映射信息，控制器130可以檢查對應于檢測的邏輯地址組dlaax<1:a>的“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的物理存儲位置是否是使用交叉存取方式可存取的。
在“1302”中被檢查的“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的物理存儲位置是使用交叉存取方式不可存取的情況下，控制器130將物理存儲位置調(diào)整為使用交叉存取方式可存取的位置(見“1303”)。
例如，當檢查到“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的所有被存儲在多個第一存儲器裝置1501<1:4>或多個第二存儲器裝置1502<1:4>時，控制器130調(diào)整數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的存儲位置，使得對應于檢測的邏輯地址組dlaax<1:a>的“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>可以被適當分配在多個第一存儲器裝置1501<1:4>和多個第二存儲器裝置1502<1:4>中。
圖13a至圖13c是根據(jù)本發(fā)明的實施例描述了圖12的存儲器系統(tǒng)110中的控制器130的詳細操作的簡圖。
關于圖13a，控制器130可以包括命令隊列1304和檢測邏輯表1305。
命令隊列1304可以將多達最大數(shù)量“b”的的讀取命令rd_cmdx或?qū)懭朊顆t_cmdx存儲到命令rd_cmdx或wt_cmdx的輸入序列中。多個邏輯地址組laax<1:a>分別對應于存儲在命令隊列1304中的多個讀取和寫入命令rd_cmdx和wt_cmdx。即連同多個命令rd_cmdx和wt_cmdx的邏輯地址組laax<1:a>一起被存儲在多達最大數(shù)量“b”的的命令隊列1304。
檢測邏輯表1305存儲被檢測為參考圖12所描述的控制器130的操作中的操作“1301”的結果的最多的“c”個邏輯地址組dlaax<1:a>。
因為命令隊列1304和檢測邏輯表1305被存儲在圖1所示的控制器130的存儲器144中，其大小可以根據(jù)各種電路設計容易被改變。因此，每個參考字符“b”和“c”的值可以被選為大于2的整數(shù)。參考字符“b”和“c”的值可以被確定為具有不同的值或者可替換的，被確定為具有相同的值。
參照圖13b，示出了控制器130的操作的示例。根據(jù)圖13b，控制器130檢查了多個命令rd_cmdx和wt_cmdx以及對應的邏輯地址組laax<1:a>的值并接著將具有彼此相關的值的邏輯地址組dlaax<1:a>存儲在檢測邏輯表1305中。
更詳細的，每一次新讀取命令rd_cmdx被存儲在命令隊列1304中時，控制器130檢查對應于新讀取命令rd_cmdx的邏輯地址組laax<1:a>的值與對應于存儲在命令隊列1304中的“d”個讀取命令rd_cmd<1:d>的“d”個邏輯地址組laa<1:d><1:a>的值是否相關。作為檢查的結果，如果邏輯地址組laax<1:a>具有相關的值，則邏輯地址組laax<1:a>被設為檢測的邏輯地址組dlaax<1:a>并被存儲在檢測邏輯表1305中。
在這點上，支持交叉存取方法的存儲器系統(tǒng)110一般可以響應于寫入命令wt_cmdx，將寫入數(shù)據(jù)wt_datax<1:a>分配并存儲在使用交叉存取方式可存取的物理位置中。因此，僅響應于待被存儲在命令對列1304中的新的讀取命令dr_cmdx，控制器130可以檢查相關的邏輯地址組dlaax<1:a>。
當寫入數(shù)據(jù)wt_datax<1:a>有可能被存儲在使用交叉存取方式不可存取的物理位置中時，可以響應于被存儲在命令隊列1304中的不僅新讀取命令rd_cmdx還有新寫入命令，檢查相關的邏輯地址組dlaax<1:a>是否存在于命令隊列1304中。
用于參考，因為最大“b”個讀取命令rd_cmdx和寫入命令wt_cmdx以其輸入序列被存儲在命令隊列1304中，所以讀取命令rd_cmdx的數(shù)量可以是“b”或更少，在這種情況下參考字符“d”具有值“b”或更少。每個值“b”或“d”基于電路設計可以被確定為一個大于2的正數(shù)。參考字符“b”和“c”的值可以是不同的或者相同的。
在下文中，由控制器130檢查相關邏輯地址組dlaax<1:a>是否存在于命令隊列1304中的操作將會參考圖13b進行描述。
首先，作為示例，我們假設總共8個命令被存儲在命令隊列1304中。
而且，我們假設存儲在命令隊列1304中的第一命令是讀取命令rd_cmd1，并且對應于第一命令的邏輯地址組laa1<1:8>具有八個值64至71。即，讀取命令rd_cmd1請求讀取和輸出存儲在對應于從起始邏輯地址laa1<1>至結束邏輯地址laa1<8>范圍內(nèi)的八個值64至71的八個物理存儲位置(未示出)中的數(shù)據(jù)rd_data1<1:8>。
存儲在命令隊列1304中的第二命令是讀取命令rd_cmd2，并且對應于第二命令的邏輯地址組laa2<1:8>具有八個值92至99。即，讀取命令rd_cmd2請求讀取和輸出存儲在對應于從起始邏輯地址laa2<1>至結束邏輯地址laa2<8>范圍內(nèi)的八個值92至99的八個物理存儲位置(未示出)的數(shù)據(jù)rd_data2<1:8>。
存儲在命令隊列1304中的第三命令是寫入命令wt_cmd3，并且對應于第三命令的邏輯地址組laa3<1:6>具有六個值81至86。即，寫入命令wt_cmd3要求將從主機102輸入的寫入數(shù)據(jù)wt_data3<1:6>存儲在對應于從起始邏輯地址laa3<1>至結束邏輯地址laa3<6>范圍內(nèi)的六個物理存儲位置(未示出)中。
存儲在命令隊列1304中的第四命令是讀取命令rd_cmd4，并且對應于第四命令的邏輯地址組laa4<1:2>具有兩個值48和49。即，讀取命令rd_cmd4要求讀取和輸出存儲在對應于從起始邏輯地址laa4<1>至結束邏輯地址laa4<2>范圍內(nèi)的兩個值48和49的兩個物理存儲位置(未示出)中的數(shù)據(jù)rd_data4<1:2>。
存儲在命令隊列1304中的第五命令是讀取命令rd_cmd5，并且對應于第五命令的邏輯地址組laa5<1:3>具有三個值24至26。即，讀取命令rd_cmd5要求讀取并輸出存儲在對應于從起始邏輯地址laa5<1>至結束邏輯地址laa5<3>范圍內(nèi)的三個值24至26的三個物理存儲位置(未示出)中的數(shù)據(jù)rd_data5<1:3>。
存儲在命令隊列1304中的第六命令是讀取命令rd_cmd6，并且對應于第六命令的邏輯地址組laa6<1:8>具有八個值92至99。即，讀取命令rd_cmd6要求讀取并輸出存儲在對應于從起始邏輯地址laa6<1>至結束邏輯地址laa6<8>范圍內(nèi)的八個值92至99的八個物理存儲位置(未示出)中的數(shù)據(jù)rd_data6<1:8>。
存儲在命令隊列1304中的第七命令是讀取命令rd_cmd7，并且對應于第七命令的邏輯地址組laa7<1:8>具有八個值64至71。即，讀取命令rd_cmd7要求讀取并輸出存儲在對應于從起始邏輯地址laa7<1>至結束邏輯地址laa7<8>范圍內(nèi)的八個值64至71的八個物理存儲位置(未示出)中的數(shù)據(jù)rd_data7<1:8>。
存儲在命令隊列1304中的第八命令是讀取命令rd_cmd8，并且對應于第八命令的邏輯地址組laa8<1:4>具有四個值32至35。即，讀取命令rd_cmd8要求讀取并輸出存儲在對應于從起始邏輯地址laa8<1>至結束邏輯地址laa8<4>范圍內(nèi)的四個值32至35的四個物理存儲位置(未示出)中的數(shù)據(jù)rd_data8<1:4>。
由此可見，在上述存儲在命令隊列1304中的八個命令rd_cmd1、rd_cmd2、wt_cmd3、rd_cmd4、rd_cmd5、rd_cmd6、rd_cmd7和rd_cmd8中，對應于第二讀取命令rd_cmd2的邏輯地址組laa2<1:8>的值“92至99”與對應于第六讀取命令rd_cmd6的邏輯地址組laa6<1:8>的值“92至99”完全相同。
而且，由此可見，在上述存儲在命令隊列1304中的八個命令rd_cmd1、rd_cmd2、wt_cmd3、rd_cmd4、rd_cmd5、rd_cmd6、rd_cmd7和rd_cmd8中，對應于第一讀取命令rd_cmd1的邏輯地址組laa1<1:8>的值“64至71”與對應于第七讀取命令rd_cmd7的邏輯地址組laa7<1:8>的值“64至71”完全相同。
在這種情況下，控制器130將檢測的邏輯地址組dlaax<1:a>以檢測相關值是否存在的時間序列存儲在檢測邏輯表1305中。因此，鑒于第二讀取命令rd_cmd2在第一讀取命令rd_cmd1之前已經(jīng)被輸出的事實，具有對應于第二讀取命令rd_cmd2和第六讀取命令rd_cmd6的值“92至99”的邏輯地址組laa<1:8>被存儲為檢測邏輯表1305的第一檢測的邏輯地址組dlaa1<1:8>。其后，具有對應于第一讀取命令rd_cmd1和第七讀取命令rd_cmd7的值“64至71”的邏輯地址組laa<1:8>被存儲為檢測邏輯表1305的第二檢測的邏輯地址組dlaa2<1:8>。
參照圖13c，示出了控制器130的操作的另一個示例?？刂破?30檢查了多個讀取和寫入命令rd_cmdx和wt_cmdx以及對應的邏輯地址組laax<1:a>的值，并將具有彼此相關的值的邏輯地址組dlaax<1:a>存儲在檢測邏輯表1305中。
更詳細地，每次新讀取命令rd_cmdx被存儲在命令隊列1304中，控制器130檢查對應于新讀取命令rd_cmdx的邏輯地址組laax<1:a>的值是否與對應于存儲在命令隊列1304中的“d”個讀取命令rd_cmd<1:d>的“d”個邏輯地址組laa<1:d><1:a>的值相關。作為檢查的結果，如果邏輯地址組laax<1:a>具有相關的值，則邏輯地址組laax<1:a>被設為檢測的邏輯地址組dlaax<1:a>并被存儲在檢測邏輯表1305中。
在這點上，由此可見，連同檢測的邏輯地址組dlaax<1:a>一起，檢測的邏輯地址組dlaax<1:a>的迭代檢測計數(shù)thx被存儲在檢測邏輯表1305中。即，最多的“c”次迭代檢測計數(shù)thx和最多的“c”個檢測邏輯地址組dlaax<1:a>一起被存儲在檢測邏輯表1305中。
迭代檢測計數(shù)thx表示檢測的邏輯地址組dlaax<1:a>被迭代檢測多少次。
因此，控制器130檢查新設檢測的邏輯地址組dlaax<1:a>的值是否與存儲在檢測邏輯表1305中存儲的最多的“c”個檢測的邏輯地址組dlaa<1:c><1:a>的值相關。作為檢查的結果如果新設檢測的邏輯地址組dlaax<1:a>具有相關的值，控制器130不向檢測邏輯表1305中添加新設檢測的邏輯地址組dlaax<1:a>，而增加最多的“c”個檢測的邏輯地址組dlaa<1:><1:a>中的對應的一個的迭代檢測計數(shù)thx。
在下文中，參照圖13c，控制器130執(zhí)行對命令隊列1304中是否存在相關的邏輯地址組laax<1:a>進行檢查的操作以及對檢測邏輯表1305中是否存在相關的檢測邏輯地址組dlaax<1:a>進行檢查并增加其迭代檢測計數(shù)thx的操作，將被描述為示例。
首先，在第一時間1st_time被存儲在命令隊列1304中的第八命令具有與如圖13b所示的條件相同的條件。因此，在處于第一時間1st_time的檢測邏輯表1305中，具有值“92至99”的邏輯地址組laa<1:8>被存儲為第一檢測的邏輯地址組dlaa1<1:a>，并且具有值“64至71”的邏輯地址組laa<1:8>被存儲為第二檢測的邏輯地址組dlaa2<1:a>。
由此可見，在從第一時間1st_time經(jīng)過預定時間后的第二時間，存儲在命令隊列1304中的八個命令中的第四至第八命令rd_cmd4、rd_cmd5、wt_cmd6、rd_cmd7和rd_cmd8與在第一時間1st_time已經(jīng)被存儲在命令隊列1304中的第一至第五命令rd_cmd1、rd_cmd2、wt_cmd3、rd_cmd4和rd_cmd5相同。
即，由此可見，在從第一時間1st_time至第二時間2nd_time的預定時間段內(nèi)，三個命令已經(jīng)被從命令隊列1304輸出并且同時，三個新命令已經(jīng)被存儲在命令隊列1304中。
更詳細地，在從第一時間1st_time至第二時間2nd_time的預定時間段內(nèi)被存儲在命令隊列1304中的新的三個命令可以如下。
存儲在命令隊列1304中的第一命令是讀取命令rd_cmd1，并且對應于第一命令的邏輯地址組laa1<1:8>具有八個值64至71。即，讀取命令rd_cmd1請求讀取并輸出存儲在對應于從起始邏輯地址laa1<1>至結束邏輯地址laa1<8>范圍內(nèi)的八個值64至71的八個物理存儲位置中的數(shù)據(jù)rd_data1<1:8>。
存儲在命令隊列1304中的第二命令是讀取命令rd_cmd2，并且對應于第二命令的邏輯地址組laa2<1:4>具有四個值101至104。即，讀取命令rd_cmd2請求讀取并輸出存儲在對應于從起始邏輯地址laa2<1>至結束邏輯地址laa2<4>范圍內(nèi)的四個值101至104的四個物理存儲位置中的數(shù)據(jù)rd_data2<1:4>。
存儲在命令隊列1304中的第三命令是讀取命令rd_cmd3，并且對應于第三命令的邏輯地址組laa3<1:3>具有三個值24至26。即，讀取命令rd_cmd3請求讀取并輸出存儲在對應于從起始邏輯地址laa3<1>至結束邏輯地址laa3<3>范圍內(nèi)的三個值24至26的三個物理存儲位置中的數(shù)據(jù)rd_data3<1:3>。
由此可見，在上述第二時間2nd_time，在被存儲在命令隊列1304中的八個命令rd_cmd1、rd_cmd2、rd_cmd3、rd_cmd4、rd_cmd5、wt_cmd6、rd_cmd7和rd_cmd8中，對應于第一讀取命令rd_cmd1的邏輯地址組laa1<1:8>的值“64至71”與對應于第四讀取命令rd_cmd4的邏輯地址組laa4<1:8>的值“64至71”完全相同。
由此可見，在第二時間2nd_time，在被存儲在命令隊列1304中的八個命令rd_cmd1、rd_cmd2、rd_cmd3、rd_cmd4、rd_cmd5、wt_cmd6、rd_cmd7和rd_cmd8中，對應于第三讀取命令rd_cmd3的邏輯地址組laa3<1:3>的值“24至26”與對應于第八讀取命令rd_cmd8的邏輯地址組laa8<1:8>的值“24至26”完全相同。
在這點上，控制器130將檢測的邏輯地址組dlaax<1:a>以檢測相關的值是否存在的時間序列存儲在檢測邏輯表1305中。因此，鑒于在第一讀取命令rd_cmd1之前第三讀取命令rd_cmd3已經(jīng)被輸入的事實，具有對應于第三讀取命令rd_cmd3和第八讀取命令rd_cmd8的的值“24至26”的邏輯地址組laa<1:3>將被存儲在檢測邏輯表1305中。在這一點上，在具有對應于第三讀取命令rd_cmd3和第八讀取命令rd_cmd8的值“24至26”的邏輯地址組laa<1:3>被存儲之前，實際上，檢查在第一時間1st_time被存儲在檢測邏輯表1305中的檢測的邏輯地址組dlaa1<1:8>和dlaa2<1:8>的值“92至99”和“64至71”中，具有值“24至26”的檢測的邏輯地址組dlaax<1:a>是否存在于檢測邏輯表1305。作為檢查的結果，由此可見，在第一時間1st_time被存儲在檢測邏輯表1305中的檢測的邏輯地址組dlaa1<1:8>和dlaa2<1:8>的值“92至99”和“64至71”中，具有值“24至26”的檢測的邏輯地址組dlaax<1:a>不存在。因此，存儲器130將在第二時間2nd_time被檢測的、具有值“24至26”的邏輯地址組laa<1:3>作為第三次檢測的邏輯地址組dlaa3<1:3>存儲在檢測邏輯表1305中。
其后，具有對應于第一讀取命令rd_cmd1和第四讀取命令rd_cmd4的值“64至71”的邏輯地址組laa<1:8>將被存儲為檢測的邏輯地址組dlaax<1:a>。在這點上，在具有對應于第一讀取命令rd_cmd1和第四讀取命令rd_cmd4的值“64至71”的邏輯地址組laa<1:8>被存儲之前，實際上，在檢測邏輯表1305中，檢查在被存儲在檢測邏輯表1305中的檢測的邏輯地址組dlaa1<1:8>、dlaa2<1:8>和dlaa3<1:3>的值“92至99”、“64至71”和“24至26”中，具有值“64至71”的檢測的邏輯地址組dlaax<1:a>是否存在。作為檢查的結果，由此可見，在被存儲在檢測邏輯表1305中的檢測的邏輯地址組dlaa1<1:8>、dlaa2<1:8>和dlaa3<1:3>的值“92至99”、“64至71”和“24至26”中，第二檢測邏輯地址組dlaa2<1:a>的值為“64至71”。因此，控制器130不會將在第二時間2nd_time被檢測的、具有值“64至71”的邏輯地址組laa<1:8>添加至檢測邏輯表1305。相反，控制器130將存儲在檢測邏輯表1305中的第二檢測的邏輯地址組dlaa2<1:8>的迭代檢測計數(shù)th2從“1”增加至“2”。
通過參考圖13a至圖13c所描述的操作，在被輸入以在多個存儲器裝置1501<1:4>和1502<1:4>中執(zhí)行讀取或?qū)懭氩僮鞯亩鄠€邏輯地址組laa1至laay中，控制器130能夠?qū)⒕哂斜舜讼嚓P的值的邏輯地址組laax<1:a>存儲在檢測邏輯表1305內(nèi)作為檢測的邏輯地址組dlaax<1:a>。
當檢測的邏輯地址組dlaax<1:a>被存儲在檢測邏輯表1305之后，控制器130在存儲器系統(tǒng)110進入待機模式或者后臺操作模式的時間段內(nèi)，檢查對應于檢測邏輯表1305中的檢測的邏輯地址組dlaax<1:a>的讀取數(shù)據(jù)rd_datax<1:a>或?qū)懭霐?shù)據(jù)wd_datax<1:a>的物理存儲位置是否是使用交叉存取方式可存取的。
更詳細地，在檢測的邏輯地址組dlaax<1:a>以與圖13b相同的方式被存儲在檢測邏輯表1305中的情況下，在待機模式或者后臺操作模式的進入階段，控制器130按順序一個接一個的選擇被存儲在檢測邏輯表1305中的最多的“c”個檢測的邏輯組dlaax<1:a>。
而且，在檢測的邏輯地址組dlaax<1:a>以與圖13c中相同的方式被存儲在檢測邏輯表1305中的情況下，在待機模式或者后臺操作模式的進入階段，控制器130按順序一個接一個的選擇其迭代檢測計數(shù)thx等于或大于預設計數(shù)的檢測的邏輯組dlaax<1:a>。例如，當在圖13c中迭代檢測計數(shù)thx的預設值為“2”時，僅被存儲在檢測邏輯表1305中的第二檢測的邏輯地址組dlaa2<1:8>將被選擇，并且其它第一和第三檢測的邏輯地址組dlaa1<1:8>和dlaa3<1:3>將不被選擇。
以這種方式，檢查對應于包含在從檢測邏輯表1305中一個接一個被選擇的檢測的邏輯地址組dlaax<1:a>中的“a”個邏輯地址laax<1:a>的“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的物理存儲位置是否是使用交叉存取方式可存取的。作為檢查的結果，在使用交叉存取方式不可存取的情況下，“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的物理存儲位置被調(diào)整為使用交叉存取方式可存取的位置，接著數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>被還原。
例如，如果檢查到對應于包含在檢測的邏輯地址組dlaax<1:a>中的“a”個邏輯地址laax<1:a>的“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的所有被存儲在多個第一存儲器裝置1501<1:4>中，因此使用交叉存取方式來存取數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>是不可能的，控制器130將數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的一些轉(zhuǎn)移并存儲至多個第二存儲器裝置1502<1:4>中。
因為可以被存儲在檢測邏輯表1305中的最大數(shù)量的檢測的邏輯地址組dlaax<1:a>為“c”，所以對應于已經(jīng)在物理位置中被調(diào)整以使其在待機模式或后臺操作模式的進入階段中使用交叉存取方式可被存取的“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的檢測的邏輯地址組dlaax<1:a>可以從檢測邏輯表1305中被擦除。
圖14a至14c是根據(jù)本發(fā)明的另一個實施例描述了在圖12中的存儲器系統(tǒng)110中的控制器130的詳細操作的簡圖。
參照圖14a，控制器130可以包括命令隊列1304，邏輯表1306和檢測邏輯表1305.
根據(jù)命令rd_cmdx或者wt_cmdx的輸入序列，命令隊列1304可以存儲多達最大數(shù)量“b”的讀取命令rd_cmdx或者寫入命令wt_cmdx。多個邏輯地址組laax<1:a>分別對應于存儲在命令隊列1304中的多個命令rd_cmdx和wt_cmdx。即，最多的“b”個邏輯地址組laax<1:a>和多個命令rd_cmdx和wt_cmdx一起被存儲在命令隊列1304中。
邏輯表1306僅分離和存儲多個邏輯地址組laax<1:a>。即，無論對應于多個邏輯地址組laax<1:a>的命令是讀取命令rd_cmdx還是寫入wt_cmdx，邏輯表1306僅收集和存儲多達最大數(shù)量“e”的邏輯地址組laax<1:a>，。
檢測邏輯表1305存儲被檢測作為如圖12所描述的控制器130的操作中的操作1301的結果的最多的“f”個邏輯地址組dlaax<1:a>。
命令隊列1304、邏輯表1306和檢測邏輯表1305可以被存儲在圖1所示的控制器130的存儲器144中。因此，其相對大小通過采用不同的電路設計可以被容易改變。所以，每個參考字符“b”、“e”和“f”的值可以是大于2的任何整數(shù)。參考字符“b”、“e”和“f”的值可以是不同的或相同的。盡管在圖13a至圖13c的實施例中，最多的“c”個檢測的邏輯地址laax<1:a>可以被存儲在檢測邏輯表1305中已經(jīng)被描述，參考字符“c”和“f”可以具有相同的值或者不同的值。
參考圖14b，控制器130的操作的示例被示出，控制器130檢查多個邏輯地址組laa1<1:a>、laa2<1:a>、...、laax<1:a>的值并將具有彼此相關的值的邏輯地址組dlaax<1:a>存儲在檢測邏輯表1305中。
更詳細地，每次新邏輯地址組laax<1:a>被存儲在邏輯表1306中，控制器130檢查新邏輯地址組laax<1:a>的值是否與被存儲在邏輯表1306中的“e”個邏輯地址組laax<1:e><1:a>的值相關。作為檢查的結果，如果新邏輯地址組laax<1:a>具有相關的值，則新邏輯地址組laax<1:a>被設為檢測的邏輯地址組dlaax<1:a>并被存儲在檢測邏輯表1305中。
在下文，由控制器130檢查相關的邏輯地址組dlaax<1:a>是否存在于邏輯表1306中的操作將會參考圖14b進行描述。
首先，被存儲在邏輯表1306中的總共32個邏輯地址組laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa30<1:8>、laa31<1:8>、以及l(fā)aa32<1:4>作為示例被示出。
在32個邏輯地址組中，第一至第五邏輯地址組laa<1:5><1:a>和第三十至第三十二邏輯地址組laa<30:32><1:a>的詳細信息如下所示。
被存儲在邏輯表1306中的第一邏輯地址組laa1<1:8>具有八個值64至71。即，第一邏輯地址組laa1<1:8>具有從起始邏輯地址laa1<1>至結束邏輯地址laa1<8>范圍內(nèi)的八個值64至71。
存儲在邏輯表1306中的第二邏輯地址組laa2<1:8>具有八個值92至99。即第二邏輯地址組laa2<1:8>具有從起始邏輯地址laa2<1>至結束邏輯地址laa2<8>范圍內(nèi)的八個值92至99。
存儲在邏輯表1306中的第三邏輯地址組laa3<1:6>具有六個值81至86。即第三邏輯地址組laa3<1:6>具有從起始邏輯地址laa3<1>至結束邏輯地址laa3<6>范圍內(nèi)的六個值81至86。
存儲在邏輯表1306中的第四邏輯地址組laa4<1:2>具有兩個值48和49。即第四邏輯地址組laa4<1:2>具有從起始邏輯地址laa4<1>至結束邏輯地址laa4<2>范圍內(nèi)的兩個值48和49。
存儲在邏輯表1306中的第五邏輯地址組laa5<1:3>具有三個值24至26。即第五邏輯地址組laa5<1:3>具有從起始邏輯地址laa5<1>至結束邏輯地址laa5<3>范圍中的三個值24和26。
存儲在邏輯表1306中的第三十邏輯地址組laa30<1:8>具有八個值92至99。即第三十邏輯地址組laa30<1:8>具有從起始邏輯地址laa30<1>至結束邏輯地址laa30<8>范圍內(nèi)的八個值92至99。
存儲在邏輯表1306中的第三十一邏輯地址組laa31<1:8>具有八個值64至71。即第三十一邏輯地址組laa31<1:8>具有從起始邏輯地址laa31<1>至結束邏輯地址laa31<8>范圍內(nèi)的八個值64至71。
存儲在邏輯表1306中的第三十二邏輯地址組laa32<1:4>具有四個值32至35。即第三十二邏輯地址組laa32<1:4>具有從起始邏輯地址laa32<1>至結束邏輯地址laa32<4>范圍內(nèi)的四個值32至35。
由此可見，在被存儲在上述邏輯表1306中的32個邏輯地址組laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa30<1:8>、laa31<1:8>和laa32<1:4>中，第二邏輯地址組laa2<1:8>的值“92至99”與第三十邏輯地址組laa30<1:8>的值“92至99”完全相同。
由此可見，在被存儲在上述邏輯表1306中的32個邏輯地址組laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa30<1:8>、laa31<1:8>中，第一邏輯地址組laa1<1:8>的值“64至71”與第三十一邏輯地址組laa31<1:8>的值“64至71”完全相同。
根據(jù)檢測到的相關值的存在的時間序列，控制器130接著將檢測的邏輯地址組dlaax<1:a>存儲在檢測邏輯表1305中。因此，當?shù)诙壿嫷刂方Mlaa2<1:8>在第一邏輯地址組laa1<1:8>之前已經(jīng)被輸入時，具有對應于第二邏輯地址組laa2<1:8>的值“92至99”的邏輯地址組以及第三十邏輯地址組laa30<1:8>被存儲為檢測邏輯表1305的第一檢測的邏輯地址組dlaa1<1:8>。其后，具有對應于第一邏輯地址組laa1<1:8>的值“64至71”的邏輯地址組laa<1:8>和第三十一邏輯地址組laa31<1:8>被存儲為檢測邏輯表1305的第二檢測的邏輯地址組dlaa2<1:8>。
參照圖14c，示出控制器130的操作的另一個示例?？刂破?30檢查多個邏輯地址組laa1<1:a>、laa2<1:a>、....、laax<1:a>的值并將具有彼此相關的值的邏輯地址組dlaax<1:a>存儲在檢測邏輯表1305中。
更詳細地，每次新邏輯地址組laax<1:a>被存儲在邏輯表1306中，控制器130檢查新邏輯地址組laax<1:a>的值是否與被存儲在邏輯表1306中的“e”個邏輯地址組laa<1:e><1:a>的值相關。作為檢查的結果，如果新邏輯地址組laa<1:a>具有相關的值，則新邏輯地址組laax<1:a>被設為檢測的邏輯地址組dlaax<1:a>并被存儲在檢測邏輯表1305中。
在這點上，由此可知，連同檢測的邏輯地址組dlaax<1:a>一起，檢測的邏輯地址組dlaax<1:a>的迭代檢測計數(shù)thx被存儲在檢測邏輯表1305中。即，最多的“f”個迭代檢測計數(shù)thx和最多的“f”個檢測的邏輯地址組dlaax<1:a>一起被存儲在檢測邏輯表1305中。
迭代檢測計數(shù)thx表示檢測的邏輯地址組dlaax<1:a>已經(jīng)被迭代地檢測多少次。
因此，控制器130檢查新檢測的邏輯地址組dlaax<1:a>的值是否與被存儲在檢測邏輯表1305中的最多的“f”個檢測的邏輯地址組dlaa<1:f><1:a>的值相關。作為檢查的結果如果新檢測的邏輯地址組dlaax<1:a>具有相關的值，則控制器130不添加新檢測的邏輯地址組dlaax<1:a>至檢測邏輯表1305中，但是增加最多的“c”個檢測的邏輯地址組dlaa<1:><1:a>中的對應的一個的迭代檢測計數(shù)thx。
在下文中，參照圖14c，控制器130執(zhí)行檢查相關的邏輯地址組laax<1:a>是否存在于邏輯表1306中的操作以及檢查相關的檢測的邏輯地址組dlaax<1:a>是否存在于檢測邏輯表1305中并增加其迭代檢測計數(shù)thx的操作，將被描述為示例。
首先，總共三十二個邏輯地址組laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa23<1:8>、laa24<1:8>、laa25<1:4>、...、laa30<1:8>、laa31<1:8>和laa32<1:4>被存儲在邏輯表1306中。
在其中，第一至第五邏輯地址組laa<1:5><1:a>、第二十三至二十五邏輯地址組laa<23:25><1:a>，和第三十至第三十二邏輯地址組laa<30:32><1:a>的詳細信息如下所述。
被存儲在邏輯表1306中的第一邏輯地址組laa1<1:8>具有八個值64至71。即，第一邏輯地址組laa1<1:8>具有從起始邏輯地址laa1<1>至結束邏輯地址laa1<8>范圍內(nèi)的八個值64至71。
存儲在邏輯表1306中的第二邏輯地址組laa2<1:8>具有八個值92至99。即第二邏輯地址組laa2<1:8>具有從起始邏輯地址laa2<1>至結束邏輯地址laa2<8>范圍內(nèi)的八個值92至99。
存儲在邏輯表1306內(nèi)的第三邏輯地址組laa3<1:6>具有六個值81至86。即第三邏輯地址組laa3<1:6>具有從起始邏輯地址laa3<1>至結束邏輯地址laa3<6>范圍內(nèi)的六個值81至86。
存儲在邏輯表1306中的第四邏輯地址組laa4<1:2>具有兩個值48和49。即第四邏輯地址組laa4<1:2>具有從起始邏輯地址laa4<1>至結束邏輯地址laa4<2>范圍內(nèi)的兩個值48和49。
存儲在邏輯表1306中的第五邏輯地址組laa5<1:3>具有三個值24至26。即第五邏輯地址組laa5<1:3>具有從起始邏輯地址laa5<1>至結束邏輯地址laa5<3>范圍內(nèi)的三個值24和26。
存儲在邏輯表1306中的第二十三邏輯地址組laa23<1:3>具有三個值24至26。即第二十三邏輯地址組laa23<1:3>具有從起始邏輯地址laa23<1>至結束邏輯地址laa23<3>范圍內(nèi)的三個值24至26。
存儲在邏輯表1306中的第二十四邏輯地址組laa24<1:8>具有八個值64至71。即第二十四邏輯地址組laa24<1:8>具有從起始邏輯地址laa24<1>至結束邏輯地址laa24<8>范圍內(nèi)的八個值64至71。
存儲在邏輯表1306中的第二十五邏輯地址組laa25<1:4>具有四個值101至104。即第二十五邏輯地址組laa25<1:4>具有從起始邏輯地址laa25<1>至結束邏輯地址laa25<4>范圍內(nèi)的四個值101至104。
存儲在邏輯表1306中的第三十邏輯地址組laa30<1:8>具有八個值92至99。即第三十邏輯地址組laa30<1:8>具有從起始邏輯地址laa30<1>至結束邏輯地址laa30<8>范圍內(nèi)的八個值92至99。
存儲在邏輯表1306中的第三十一邏輯地址組laa31<1:8>具有八個值64至71。即第三十一邏輯地址組laa31<1:8>具有從起始邏輯地址laa31<1>至結束邏輯地址laa31<8>范圍內(nèi)的八個值64至71。
存儲在邏輯表1306中的第三十二邏輯地址組laa32<1:4>具有四個值32至35。即第三十二邏輯地址組laa32<1:4>具有從起始邏輯地址laa32<1>至結束邏輯地址laa32<4>范圍內(nèi)的四個值32至35。
由此可見，在上述32個邏輯地址組laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa23<1:8>、laa24<1:8>、laa25<1:4>、...、laa30<1:8>、laa31<1:8>和laa32<1:4>中，第一邏輯地址組laa1<1:8>的值“64至71”與第二十四邏輯地址組laa24<1:8>的值“64至71”完全相同并且也與第三十一邏輯地址組laa31<1:8>>的值“64至71”完全相同。
而且，由此可見，在上述32個邏輯地址組laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa23<1:8>、laa24<1:8>、laa25<1:4>......laa30<1:8>、laa31<1:8>和laa32<1:4>中，第二邏輯地址組laa2<1:8>的值“92至99”與第三十邏輯地址組laa30<1:8>的值“92至99”完全相同。
而且，由此可見，在上述32個邏輯地址組laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa23<1:8>、laa24<1:8>、laa25<1:4>、...、laa30<1:8>、laa31<1:8>和laa32<1:4>中，第五邏輯地址組laa5<1:3>的值“24至26”與第二十三邏輯地址組laa23<1:3>的值“24至26”完全相同。
控制器130將檢測的邏輯地址組dlaax<1:a>以檢測到相關的值的存在的時間序列存儲在檢測邏輯表1305中。因此，具有對應于第二十四邏輯地址組laa24<1:8>和第三十一邏輯地址組laa31<1:8>的值“64至71”的邏輯地址組laa<1:8>將被存儲在檢測邏輯表1305中(見“①”)。此時，因為檢測邏輯表1305處于空的狀態(tài)，所以，事實上，具有值“64至71”的邏輯地址組laa<1:8>被存儲在檢測邏輯表1305中作為第一檢測的邏輯地址組dlaa1<1:8>。因此，第一檢測的邏輯地址組dlaa1<1:8>的迭代檢測計數(shù)th1為“1”。
其后，具有對應于第五邏輯地址組laa5<1:3>和第二十三邏輯地址組laa23<1:3>的值“24至26”的邏輯地址組laa<1:3>將被存儲到檢測邏輯表1305中(見“②”)。此時，因為只有具有值“64至71”的第一檢測的邏輯地址組dlaa1<1:8>被存儲在檢測邏輯表1305中并且值“64至71”與待被存儲的新邏輯地址組laa<1:3>的值“24至26”不同，所以事實上，具有值“24至26”的邏輯地址組laa<1:3>被存儲在檢測邏輯表1305中作為第二檢測的邏輯地址組dlaa2<1:3>。因此，第二檢測的邏輯地址組dlaa2<1:3>的迭代檢測計數(shù)th2為“1”。
其后，具有對應于第二邏輯地址組laa2<1:8>和第三十邏輯地址組laa30<1:8>的值“92至99”的邏輯地址組laa<1:8>被存儲在檢測邏輯表1305中(見“③”)。此時，因為具有值“64至71”的第一檢測的邏輯地址組dlaa1<1:8>和具有值“24至26”的第二檢測的邏輯地址組dlaa2<1:3>被存儲在檢測邏輯表1305中并且值“64至71”或“24至26”與待被存儲的新邏輯地址組laa<1:8>的值“92至99”不同，所以事實上，具有值“92至99”的邏輯地址組laa<1:8>被存儲在檢測邏輯表1305中作為第三檢測的邏輯地址組dlaa3<1:8>。因此，第三檢測的邏輯地址組dlaa3<1:8>的迭代檢測計數(shù)th3為“1”。
其后，具有對應于第一邏輯地址組laa1<1:8>和第二十四邏輯地址組laa24<1:8>的值“64至71”的邏輯地址組laa<1:8>將被存儲到檢測邏輯表1305中(見“④”)。此時，具有值“64至71”的第一檢測的邏輯地址組dlaa1<1:8>和具有值“24至26”的第二檢測的邏輯地址組dlaa2<1:3>，以及具有具有值“92至99”的第三檢測的邏輯地址組dlaa3<1:8>被存儲在檢測邏輯表1305中。其中，第一檢測的邏輯地址組dlaa1<1:8>的值“64至71”與待被存儲的新邏輯地址組laa<1:8>的值“64至71”相同。因此，具有值“64至71”的邏輯地址組laa<1:8>沒有被添加至檢測邏輯表1305。而是，控制器130將被存儲在檢測邏輯表1305中的第一檢測的邏輯地址組dlaa1<1:8>的迭代檢測計數(shù)th1從“1”增加至“2”。
通過參考圖14a至14c描述的操作，在被輸入以在多個存儲器裝置1501<1:4>和1502<1:4>中執(zhí)行讀取或?qū)懭氩僮鞯亩鄠€邏輯地址組laa1至laay中，控制器130能夠?qū)⒕哂斜舜讼嚓P的值的邏輯地址組laax<1:a>存儲在檢測邏輯表1305中作為檢測的邏輯地址組dlaax<1:a>。
在檢測的邏輯地址組dlaax<1:a>被存儲在檢測邏輯表1305中之后，控制器130檢查對應于檢測邏輯表1305中的檢測的邏輯地址組dlaax<1:a>的讀取數(shù)據(jù)rd_datax<1:a>或?qū)懭霐?shù)據(jù)wt_datax<1:a>的物理存儲位置在存儲器系統(tǒng)110進入待機模式或后臺操作模式的時間段內(nèi)是否是使用交叉存取方式可存取的。
更詳細地，在檢測的邏輯地址組dlaax<1:a>以與圖14b中相同的方式被存儲在檢測邏輯表1305中的情況下，控制器130在待機模式或后臺操作模式的進入階段，一個接一個按順序地選擇被存儲在檢測邏輯表1305中的最多的“f”個檢測的邏輯組dlaax<1:a>。
此外，在檢測的邏輯地址組dlaax<1:a>以與圖14c中相同的方式被存儲在檢測邏輯表1305中的情況下，控制器130在待機模式或后臺操作模式的進入階段中，一個接一個按順序地選擇檢測的邏輯組dlaax<1:a>、等于或大于預設計數(shù)的迭代檢測計數(shù)thx。例如，當圖14c的迭代檢測計數(shù)thx的預設值為“2”時，只有被存儲在檢測邏輯表1305中的第一檢測的邏輯地址組dlaa1<1:8>將會被選擇，但是其他的第二和第三檢測的邏輯地址組dlaa2<1:3>和dlaa3<1:8>將不會被選擇。
檢查對應于包含在從檢測邏輯表1305中一個接一個被選擇的檢測的邏輯地址組dlaax<1:a>中的“a”個邏輯地址laax<1:a>的“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的物理存儲位置是否是使用交叉存取方式可存取的。作為檢查的結果，如果使用交叉存取方式不可存取的，則“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的物理存儲位置被調(diào)整為使用交叉存取方式可存取的位置，接著數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>被還原。
例如，如果檢查到對應于包括在檢測的邏輯地址組dlaax<1:a>中的“a”個邏輯地址laax<1:a>的“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的所有被存儲在多個第一存儲器裝置1501<1:4>中并且因此使用交叉存取方式存取數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>是不可能的，控制器130將數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的一些傳輸并存儲至多個第二存儲器裝置1502<1:4>中。
用于參考，由于可以被存儲在檢測邏輯表1305中的檢測的邏輯地址組dlaax<1:a>的最大數(shù)量是“f”，所以對應于已經(jīng)在物理位置中被調(diào)整以使其在待機模式或后臺操作模式的進入階段間中使用交叉存取方式可被存取的“a”個數(shù)據(jù)rd_datax<1:a>或wt_datax<1:a>的檢測的邏輯地址組dlaax<1:a>可以從檢測邏輯表1305中被擦除。
參考圖14d，可知在被存儲在邏輯表1306中的多個邏輯地址組laa1<1:a>、laa2<1:a>、...、laax<1:a>中，已經(jīng)被依次輸入并被存儲的“g”個邏輯地址組laax<1:a>的所有被存儲在檢測邏輯表1305中，控制器130共同管理“g”個邏輯地址組laax<1:a>。用于參考，基于電路設計，“g”的值可以被確定為大于2的任一整數(shù)。
更詳細地，在圖14d的情況中的在檢測邏輯表1305中存儲檢測的邏輯地址組dlaax<1:a>的操作與圖14c中所描述的相同。然而，在圖14d的情況中，可知被依次輸入在邏輯表1306中的兩個邏輯地址組是被迭代地輸入并且其全部被存儲在檢測邏輯表1305中。
存儲在邏輯表1306中的第一邏輯地址組laa1<1:8>具有八個值64至71。即，第一邏輯地址組laa1<1:8>具有從起始邏輯地址laa1<1>至結束邏輯地址laa1<8>范圍內(nèi)的八個值64至71。
存儲在邏輯表1306中的第二邏輯地址組laa2<1:8>具有八個值92至99。即，第一邏輯地址組laa2<1:8>具有從起始邏輯地址laa2<1>至結束邏輯地址laa2<8>范圍內(nèi)的八個值92至99。
存儲在邏輯表1306中的第二十四邏輯地址組laa24<1:8>具有八個值64至71。即，第二十四邏輯地址組laa24<1:8>具有從起始邏輯地址laa24<1>至結束邏輯地址laa24<8>范圍內(nèi)的八個值64至71。
存儲在邏輯表1306中的第二十五邏輯地址組laa25<1:8>具有八個值92至99。即，第二十五邏輯地址組laa25<1:8>具有從起始邏輯地址laa25<1>至結束邏輯地址laa25<8>范圍內(nèi)的八個值92至99。
存儲在邏輯表1306中的第三十邏輯地址組laa30<1:8>具有八個值64至71。即，第三十邏輯地址組laa30<1:8>具有從起始邏輯地址laa30<1>至結束邏輯地址laa30<8>范圍內(nèi)的八個值64至71。
存儲在邏輯表1306中的第三十一邏輯地址組laa31<1:8>具有八個值92至99。即，第三十一邏輯地址組laa31<1:8>具有從起始邏輯地址laa31<1>至結束邏輯地址laa31<8>范圍中的八個值92至99。
如上所述，可知具有值“64至71”的邏輯地址組laa1<1:8>、laa24<1:8>和laa30<1:8>和具有值“92至99”的邏輯地址組laa2<1:8>、laa25<1:8>和laa31<1:8>被依次輸入。
因此，對應于具有值“92至99”的邏輯地址組laa2<1:8>、laa25<1:8>和laa31<1:8>的第一檢測的邏輯地址組dlaa1<1:8>被存儲在檢測邏輯表1305中，并且第一檢測的邏輯地址組dlaa1<1:8>的迭代檢測計數(shù)th1為“2”。同樣的，對應于具有值“64至71”的邏輯地址組laa1<1:8>、laa24<1:8>和laa30<1:8>的第二檢測的邏輯地址組dlaa2<1:8>被存儲在檢測邏輯表1305中，并且第二檢測的邏輯地址組dlaa2<1:8>的迭代檢測計數(shù)th2為“2”。
以這種方式，可知總是被依次輸入的具有值“64至71”的邏輯地址組laa1<1:8>、laa24<1:8>和laa30<1:8>和具有值“92至99”的邏輯地址組laa2<1:8>、laa25<1:8>和laa31<1:8>被存儲在檢測邏輯表1305中并且具有大于預設計數(shù)值“2”的迭代檢測計數(shù)thx。
因此，在存儲器系統(tǒng)110進入待機模式或后臺操作模式的時間段內(nèi)，控制器130檢查與第一檢測的邏輯地址組dlaa1<1:8>對應的八個邏輯地址laa<1:8>和與第二檢測的邏輯地址組dlaa2<1:8>對應的八個邏輯地址laa<1:8>兩者對應的的總共十六個數(shù)據(jù)data<1:16>的物理存儲位置是否是使用交叉存取方式可存取的。作為檢查的結果，如果使用是交叉存取方式不可存取，十六個數(shù)據(jù)data<1:16>的物理存儲位置被調(diào)整為是使用交叉存取方式可存取的位置，并且數(shù)據(jù)data<1:16>被還原。
簡而言之，在存儲器系統(tǒng)110進入待機模式或后臺操作模式的時間段內(nèi)，控制器130在包含在邏輯表1306中的最多的“e”個邏輯地址組laa<1:e><1:a>中，檢查已經(jīng)被依次輸入并存儲的“g”個邏輯地址laa<1:g><1:a>的所有是否被存儲在檢測邏輯表1305中并且具有大于預設計數(shù)值的迭代檢測計數(shù)thx。作為檢測的結果，如果所有的邏輯地址組laa<1:g><1:a>被存儲在檢測邏輯表1305中并且具有大于預設計數(shù)的迭代檢測計數(shù)thx，控制器130檢查對應于包含在“g”個邏輯地址組laa<1:g><1:a>中的“g*a”個邏輯地址laa<1:g><1:a>的“g*a”個數(shù)據(jù)rd_data<1:g><1:a>orwt_data<1:g><1:a>的物理存儲位置是否是使用交叉存取方式可存取的。作為檢查的結果，如果是使用交叉存取方式不可存取的，“g*a”個數(shù)據(jù)rd_data<1:g><1:a>或wt_data<1:g><1:a>的物理存儲位置被調(diào)整為是使用交叉存取方式可存取的位置，并且數(shù)據(jù)rd_data<1:g><1:a>或wt_data<1:g><1:a>被還原。
如上所示，在實施例中，在由主機請求的多個邏輯地址組中，具有彼此相關的值的邏輯地址組被檢測。如果包含在檢測的邏輯地址組中的邏輯地址是使用交叉存取方式不可存取的，則包含在檢測的邏輯地址組中的邏輯地址的物理存儲位置被調(diào)整為是使用交叉存取方式可存取的位置，然后邏輯地址的數(shù)據(jù)被存儲在調(diào)整后的位置中。
以這種方式，對應于經(jīng)常被主機請求的邏輯地址的數(shù)據(jù)可以存儲在是使用交叉存取方式可存取的物理位置中，從而交叉存取操作的效率可以被最大化。
盡管為了多個說明目的已經(jīng)描述了各種實施例，但是在不脫離權利要求所限定的本發(fā)明的精神和范圍的情況下，可能發(fā)生多種變化和變型，這對本領域技術人員而言是顯而易見的。