本公開總體涉及多芯片封裝，并且具體涉及用于減少多芯片封裝實施方式所需的管芯設計類型的數(shù)量的改進技術(shù)。

背景技術(shù)：

1、諸如fpga的可編程器件可以用于在用固定cpu、gpu、asic等提交之前創(chuàng)建多芯片計算系統(tǒng)，例如以制作系統(tǒng)設計的原型。通常，需要幾種不同的可編程管芯設計來實施該系統(tǒng)。不幸的是，這可能花費過多的金錢和時間來創(chuàng)建和驗證多個不同管芯設計所需的不同掩模和制造工藝。

技術(shù)實現(xiàn)思路

1、根據(jù)本公開的一方面，提供了一種多芯片模塊，包括：第一管芯和第二管芯，其各自具有第一側(cè)和第二側(cè)，所述第一側(cè)包括具有收發(fā)器塊和d2d塊兩者的周邊區(qū)域，所述第二側(cè)包括具有收發(fā)器塊和d2d塊兩者的周邊區(qū)域；其中，所述第一管芯被布置為與所述第二管芯相鄰，使得所述第一管芯的所述第二側(cè)與所述第二管芯的所述第一側(cè)相鄰，所述第一管芯的所述第二側(cè)的所述d2d塊的至少一部分耦合到所述第二管芯的所述第一側(cè)的所述d2d塊的至少一部分；并且其中，所述d2d塊中的至少一些當在不具有相鄰管芯的一側(cè)時未被使用，并且其中，所述收發(fā)器塊中的一些當在所述管芯的具有相鄰管芯的一側(cè)時未被使用。

2、根據(jù)本公開的一方面，提供了一種可編程集成電路管芯裝置，包括：內(nèi)部處理區(qū)域；以及周邊區(qū)域，其包括內(nèi)部通用io塊和外部收發(fā)器塊，所述內(nèi)部通用io塊布置在所述外部收發(fā)器塊與所述內(nèi)部處理區(qū)域之間。

3、根據(jù)本公開的一方面，提供了一種裝置，包括：襯底；以及第一fpga管芯和第二fpga管芯，其具有相同的設計并且安裝到所述襯底，所述第一管芯和所述第二管芯具有相鄰側(cè)，所述相鄰側(cè)各自包括(i)周邊區(qū)域內(nèi)的d2d塊和(ii)所述周邊區(qū)域內(nèi)的未使用的收發(fā)器塊，其中，所述d2d塊彼此耦合，并且所述收發(fā)器塊耦合到參考軌以使它們是惰性的。

4、根據(jù)本公開的一方面，提供了一種可編程器件模塊，包括：襯底；第一fpga管芯和第二fpga管芯，其具有相同的設計并且安裝到所述襯底，所述第一管芯和所述第二管芯具有相鄰側(cè)，所述相鄰側(cè)各自包括(i)周邊區(qū)域內(nèi)的d2d塊和(ii)所述周邊區(qū)域內(nèi)的未使用的收發(fā)器塊；以及耦合裝置，用于將所述d2d塊彼此耦合。

技術(shù)特征：

1.一種多芯片模塊，包括：

2.根據(jù)權(quán)利要求1所述的模塊，其中，所述第一管芯和所述第二管芯是現(xiàn)場可編程門陣列管芯。

3.根據(jù)權(quán)利要求1所述的模塊，其中，所述第一管芯和所述第二管芯是相同管芯設計的單獨實例。

4.根據(jù)權(quán)利要求1所述的模塊，其中，通用io塊布置在所述收發(fā)器塊之間。

5.根據(jù)權(quán)利要求1所述的模塊，其中，各個周邊區(qū)域中的所述收發(fā)器塊和所述通用io塊交錯，使得各個塊在其管芯的外邊緣處。

6.根據(jù)權(quán)利要求1至5中任一項所述的模塊，其中，所述第一管芯和所述第二管芯安裝在插入件上，所述插入件具有用于將通用io塊部分從所述第一管芯的所述第二側(cè)耦合到所述第二管芯的所述第一側(cè)的信號線。

7.根據(jù)權(quán)利要求6所述的模塊，其中，所述插入件具有參考平面，其耦合到所述第一管芯的所述第二側(cè)和所述第二管芯的所述第一側(cè)上的所述收發(fā)器塊，以使它們是惰性的。

8.根據(jù)權(quán)利要求1所述的模塊，其中，所述第一管芯和所述第二管芯安裝在有機襯底部分的頂上，所述有機襯底部分包括用于將通用io塊部分從所述第一管芯的所述第二側(cè)耦合到所述第二管芯的所述第一側(cè)的至少一個橋。

9.一種可編程集成電路管芯裝置，包括：

10.根據(jù)權(quán)利要求9所述的裝置，其中，所述通用io塊包括d2d電路。

11.根據(jù)權(quán)利要求9或10所述的裝置，還包括第二管芯，其是所述可編程集成電路管芯的單獨實例，所述可編程集成電路管芯是第一管芯。

12.根據(jù)權(quán)利要求11所述的裝置，其中，所述第一管芯和所述第二管芯安裝在插入件上，所述插入件具有用于將通用io塊部分從所述第一管芯耦合到所述第二管芯的信號線。

13.根據(jù)權(quán)利要求11所述的裝置，其中，所述第一管芯和所述第二管芯安裝在有機襯底部分的頂上，所述有機襯底部分包括用于將來自所述第一管芯和所述第二管芯的通用io塊部分彼此耦合的至少一個橋。

14.一種裝置，包括：

15.根據(jù)權(quán)利要求14所述的裝置，其中，所述第一管芯和所述第二管芯通過有機材料安裝到所述襯底。

16.根據(jù)權(quán)利要求15所述的裝置，其中，所述d2d塊通過具有多個信號線的至少一個橋耦合在一起。

17.根據(jù)權(quán)利要求16所述的裝置，包括穿過所述至少一個橋以將所述未使用的收發(fā)器塊耦合到所述參考軌的硅通孔(tsv)。

18.根據(jù)權(quán)利要求14所述的裝置，其中，所述第一管芯和所述第二管芯安裝到插入件。

19.一種數(shù)據(jù)處理裝置，包括具有根據(jù)權(quán)利要求14至18中任一項所述的第一管芯和第二管芯的至少一個fpga模塊。

20.一種可編程器件模塊，包括：

21.根據(jù)權(quán)利要求20所述的模塊，其中，所述收發(fā)器塊耦合到參考軌以使它們是惰性的。

22.根據(jù)權(quán)利要求20或21所述的模塊，其中，所述第一管芯和所述第二管芯通過有機層安裝到所述襯底。

23.根據(jù)權(quán)利要求22所述的模塊，其中，所述耦合裝置包括至少一個橋。

24.根據(jù)權(quán)利要求23所述的模塊，其中，所述耦合裝置包括穿過所述至少一個橋以將所述未使用的收發(fā)器塊耦合到參考軌的硅通孔(tsv)。

25.根據(jù)權(quán)利要求20至24中任一項所述的模塊，其中，所述第一管芯和所述第二管芯安裝到插入件。

技術(shù)總結(jié)
本公開涉及多可編程管芯模塊。提供了管芯配置類型，其可以與設計的其他實例一起使用，以創(chuàng)建多管芯模塊。

技術(shù)研發(fā)人員：馬赫什·庫馬什卡,穆迪·阿爾塔夫·侯賽因,安克雷迪·納拉馬爾普
受保護的技術(shù)使用者：英特爾公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/19