本文描述的實施例總體涉及處理器。具體地，本文描述的實施例總體涉及用于處理浮點數(shù)據(jù)元素的處理器。

背景技術：

1、浮點數(shù)通常用于處理器、計算機系統(tǒng)和其它電子設備中。浮點數(shù)的一個優(yōu)點是它們允許以相對緊湊的格式和/或位數(shù)表示寬范圍的數(shù)值。

2、浮點數(shù)通常根據(jù)浮點格式來定義。浮點格式將用于表示浮點數(shù)的位分配到若干構成字段中，這些字段被稱為浮點數(shù)的符號位、有效數(shù)(significand)(也被稱為尾數(shù)(mantissa)或小數(shù)(fraction))和指數(shù)。指數(shù)偏置值通常也用于調整指數(shù)。浮點數(shù)的值可用符號位“s”、“有效數(shù)”、“指數(shù)”和指數(shù)偏置值“偏置值”來表達，如以下方程所示：

3、值＝(-1)s*(1+有效數(shù))*2(指數(shù)-偏置值)方程1

4、表達式“(-1)s”表示-1的符號位“s”次冪。該表達式評估浮點數(shù)是正還是負。例如，當符號位為零時，浮點數(shù)為正，并且當符號位為一時，浮點數(shù)為負。有效數(shù)包括影響浮點數(shù)的精度的長度的位串。如表達式“(1+有效數(shù))”所示，有效數(shù)通常包括隱式最高有效位(msb)或最左位，其值為一，稱為j位。該隱式位或j位不是存在于浮點數(shù)中的顯式位中的一個位，而是提供附加精度而無需顯式地編碼另一顯式有效數(shù)位的隱式或隱藏位。通常隱式地假設二進制小數(shù)點位于正好在j位右邊或比j位低一位的固定位置處。

5、乘以2的“(指數(shù)-偏置值)”次冪用于將二進制小數(shù)點移位指數(shù)減去指數(shù)偏置值。指數(shù)偏置值用于控制指數(shù)位的哪些編碼表示大于一的值以及指數(shù)位的哪些編碼表示零和一之間的值。指數(shù)位用于編碼不同值的無符號整數(shù)。從指數(shù)減去指數(shù)偏置值可允許“指數(shù)-偏置值”為正或負，這取決于指數(shù)的值和指數(shù)偏置值。標準浮點格式的指數(shù)偏置值通常是針對格式標準化的(固定的)，并且標準化指數(shù)偏置值通常具有將近似相等的指數(shù)編碼數(shù)映射到大于一的值以及零和一之間的值。

技術實現(xiàn)思路

1、本公開的一方面提供了一種處理器，包括：解碼器電路，用于解碼指令，所述指令用于至少指示源浮點操作數(shù)和目的地寄存器，所述源浮點操作數(shù)至少具有浮點數(shù)據(jù)元素，所述浮點數(shù)據(jù)元素具有符號位、n位第一指數(shù)值、以及m位；以及執(zhí)行電路，所述執(zhí)行電路與所述解碼器電路耦合，所述執(zhí)行電路用于執(zhí)行與所述指令相對應的操作，所述操作包括：在所述n位第一指數(shù)值不為全零或全一時，將所述m位解釋為m位有效數(shù)；在所述n位第一指數(shù)值為全零或為全一時，將所述m位解釋為在所述m位中的至少一位中包括第二指數(shù)值，并且在所述m位中的至少另一位中包括少于m位有效數(shù)；對所述至少源浮點操作數(shù)執(zhí)行由所述指令指定的操作以生成結果浮點操作數(shù)；以及將所述結果浮點操作數(shù)存儲在所述目的地寄存器中。

2、本公開的一方面提供了一種方法，包括：解碼指令，所述指令至少指示源浮點操作數(shù)和目的地寄存器，所述源浮點操作數(shù)至少具有浮點數(shù)據(jù)元素，所述浮點數(shù)據(jù)元素具有符號位、n位第一指數(shù)值、以及m位；以及執(zhí)行與所述指令相對應的操作，所述操作包括：在所述n位第一指數(shù)值不為全零或全一時，將所述m位解釋為m位有效數(shù)；在所述n位第一指數(shù)值為全零或為全一時，將所述m位解釋為在所述m位中的至少一位中包括第二指數(shù)值，并且在所述m位中的至少另一位中包括少于m位有效數(shù)；對所述至少源浮點操作數(shù)執(zhí)行由所述指令指定的操作以生成結果浮點操作數(shù)；以及將所述結果浮點操作數(shù)存儲在所述目的地寄存器中。

3、本公開的一方面提供了一種用于處理指令的系統(tǒng)，包括：處理器，所述處理器包括：解碼器電路，用于解碼指令，所述指令用于至少指示源浮點操作數(shù)和目的地寄存器，所述源浮點操作數(shù)至少具有浮點數(shù)據(jù)元素，所述浮點數(shù)據(jù)元素具有符號位、n位第一指數(shù)值、以及m位；以及執(zhí)行電路，所述執(zhí)行電路與所述解碼器電路耦合，所述執(zhí)行電路用于執(zhí)行與所述指令相對應的操作，所述操作包括：在所述n位第一指數(shù)值不為全零或全一時，將所述m位解釋為m位有效數(shù)；在所述n位第一指數(shù)值為全零或為全一時，將所述m位解釋為在所述m位中的至少一位中包括第二指數(shù)值，并且在所述m位中的至少另一位中包括少于m位有效數(shù)；對所述至少源浮點操作數(shù)執(zhí)行由所述指令指定的操作以生成結果浮點操作數(shù)；以及將所述結果浮點操作數(shù)存儲在所述目的地寄存器中；以及動態(tài)隨機存取存儲器(dram)，所述dram與所述處理器耦合。

4、本公開的一方面提供了一種處理器，包括：用于解碼指令的裝置，所述指令用于至少指示源浮點操作數(shù)和目的地寄存器，所述源浮點操作數(shù)至少具有浮點數(shù)據(jù)元素，所述浮點數(shù)據(jù)元素具有符號位、n位第一指數(shù)值、以及m位；以及用于在所述n位第一指數(shù)值不為全零或全一時，將所述m位解釋為m位有效數(shù)的裝置；用于在所述n位第一指數(shù)值為全零或為全一時，將所述m位解釋為在所述m位中的至少一位中包括第二指數(shù)值，并且在所述m位中的至少另一位中包括少于m位有效數(shù)的裝置；用于對所述至少源浮點操作數(shù)執(zhí)行由所述指令指定的操作以生成結果浮點操作數(shù)的裝置；以及用于將所述結果浮點操作數(shù)存儲在所述目的地寄存器中的裝置。

5、本公開的一方面提供了一種機器可讀介質，所述機器可讀介質包括機器可讀指令，所述機器可讀指令當被執(zhí)行時使得機器執(zhí)行操作，所述操作包括：解碼指令，所述指令用于至少指示源浮點操作數(shù)和目的地寄存器，所述源浮點操作數(shù)至少具有浮點數(shù)據(jù)元素，所述浮點數(shù)據(jù)元素具有符號位、n位第一指數(shù)值、以及m位；以及使得處理器執(zhí)行與所述指令相對應的操作，所述操作包括：在所述n位第一指數(shù)值不為全零或全一時，將所述m位解釋為m位有效數(shù)；在所述n位第一指數(shù)值為全零或為全一時，將所述m位解釋為在所述m位中的至少一位中包括第二指數(shù)值，并且在所述m位中的至少另一位中包括少于m位有效數(shù)；對所述至少源浮點操作數(shù)執(zhí)行由所述指令指定的操作以生成結果浮點操作數(shù)；以及將所述結果浮點操作數(shù)存儲在所述目的地寄存器中。

6、本公開的一方面提供了一種處理器，包括用于執(zhí)行上述方法的裝置。

7、本公開的一方面提供了一種機器可讀介質，所述機器可讀介質包括機器可讀指令，所述機器可讀指令當被執(zhí)行時使得機器執(zhí)行上述方法。

8、本公開的一方面提供了一種計算機程序產品，所述計算機程序產品包括指令，所述指令當被處理器執(zhí)行時，使得所述處理器執(zhí)行上述方法。

技術特征：

1.一種處理器，包括：

2.根據(jù)權利要求1所述的處理器，其中，所述第二指數(shù)值包括所述m位中的多個最低有效位，并且其中，所述少于m位有效數(shù)包括比所述多個最低有效位更有效的多個位。

3.根據(jù)權利要求2所述的處理器，其中，所述第二指數(shù)值和所述少于m位有效數(shù)一起包括m位。

4.根據(jù)權利要求1所述的處理器，其中，當所述n位第一指數(shù)值為全零時，所述執(zhí)行電路用于使用所述第二指數(shù)值來識別二進制小數(shù)點相對于所述少于m位有效數(shù)的位置。

5.根據(jù)權利要求1至4中任一項所述的處理器，其中，所述第二指數(shù)值具有足夠的位以能夠編碼至少m個不同值中的任何一個。

6.根據(jù)權利要求1至4中任一項所述的處理器，其中，當所述第二指數(shù)值具有給定值時，所述執(zhí)行電路用于將粘滯位設置為等于所述浮點數(shù)據(jù)元素的隱式最高有效有效數(shù)位。

7.根據(jù)權利要求1至4中任一項所述的處理器，其中，實現(xiàn)以下項中的一項：

8.根據(jù)權利要求1所述的處理器，其中，當所述n位第一指數(shù)值是全一時，所述執(zhí)行電路用于將所述第二指數(shù)值與所述n位第一指數(shù)值組合。

9.根據(jù)權利要求1或8所述的處理器，其中，實現(xiàn)以下項中的一項：

10.根據(jù)權利要求1至4中任一項所述的處理器，其中，當所述n位第一指數(shù)值是全一時，所述執(zhí)行電路用于不將所述浮點數(shù)據(jù)解釋為非數(shù)(nan)或無窮大。

11.根據(jù)權利要求1至4中任一項所述的處理器，其中，所述處理器用于使用值來確定所述第二指數(shù)值的位數(shù)，并且其中，所述處理器用于從寄存器讀取所述值或者從所述指令的前綴或立即數(shù)獲得所述值。

12.一種方法，包括：

13.根據(jù)權利要求12所述的方法，其中，所述第二指數(shù)值包括所述m位的多個最低有效位，并且其中，所述少于m位有效數(shù)包括比所述多個最低有效位更有效的多個位。

14.根據(jù)權利要求12所述的方法，其中，當所述n位第一指數(shù)值為全零時，所述執(zhí)行電路用于使用所述第二指數(shù)值來識別二進制小數(shù)點相對于所述少于m位有效數(shù)的位置。

15.根據(jù)權利要求14所述的方法，其中，當所述第二指數(shù)值具有給定值時，所述執(zhí)行電路用于將粘滯位設置為等于所述浮點數(shù)據(jù)元素的隱式最高有效有效數(shù)位。

16.根據(jù)權利要求12所述的方法，其中，當所述n位第一指數(shù)值是全一時，所述執(zhí)行電路用于將所述第二指數(shù)值與所述n位第一指數(shù)值組合。

17.一種用于處理指令的系統(tǒng)，包括：

18.根據(jù)權利要求17所述的系統(tǒng)，其中，當所述n位第一指數(shù)值為全零時，所述執(zhí)行電路用于使用所述第二指數(shù)值來識別二進制小數(shù)點相對于所述少于m位有效數(shù)的位置。

19.根據(jù)權利要求17所述的系統(tǒng)，其中，當所述n位第一指數(shù)值是全一時，所述執(zhí)行電路用于將所述第二指數(shù)值與所述n位第一指數(shù)值組合。

20.根據(jù)權利要求17至19中任一項所述的系統(tǒng)，其中，所述第二指數(shù)值包括所述m位中的多個最低有效位，其中，所述少于m位有效數(shù)包括比所述多個最低有效位更有效的多個位。

21.一種處理器，包括：

22.一種機器可讀介質，所述機器可讀介質包括機器可讀指令，所述機器可讀指令當被執(zhí)行時使得機器執(zhí)行操作，所述操作包括：

23.一種處理器，包括用于執(zhí)行權利要求12至16中任一項所述方法的裝置。

24.一種機器可讀介質，所述機器可讀介質包括機器可讀指令，所述機器可讀指令當被執(zhí)行時使得機器執(zhí)行權利要求12至16中任一項所述的方法。

25.一種計算機程序產品，所述計算機程序產品包括指令，所述指令當被處理器執(zhí)行時，使得所述處理器執(zhí)行權利要求12至16中任一項所述的方法。

技術總結
本公開涉及擴展浮點范圍處理器、方法、系統(tǒng)和指令。一個方面的處理器包括解碼器電路，用于解碼指令，該指令指示具有浮點數(shù)據(jù)元素的源浮點操作數(shù)并且指示目的地寄存器。該元素具有符號位、N位第一指數(shù)值和M位。處理器的執(zhí)行電路用于：在N位第一指數(shù)值不為全零或全一時，將M位解釋為M位有效數(shù)；并且在N位第一指數(shù)值為全零或全一時，將M位解釋為在M位中的至少一位中包括第二指數(shù)值，并且在M位中的至少另一位中包括少于M位有效數(shù)。執(zhí)行單元用于對源浮點操作數(shù)執(zhí)行操作以生成結果浮點操作數(shù)，并且將結果浮點操作數(shù)存儲在目的地寄存器中。

技術研發(fā)人員：馬丁·朗格默,亞力山大·F·海涅克
受保護的技術使用者：英特爾公司
技術研發(fā)日：
技術公布日：2024/12/19