本發(fā)明涉及通信，尤其涉及一種基于fpga的同步通信接口、同步通信方法及電子設(shè)備。

背景技術(shù)：

1、在串口通信(serial?communications)中，數(shù)據(jù)按位逐個(gè)發(fā)送或接收，分為同步和異步兩種模式，同步串口在傳輸時(shí)引入外部時(shí)鐘，發(fā)送方和接收方通過(guò)這個(gè)時(shí)鐘信號(hào)來(lái)進(jìn)行同步，確保數(shù)據(jù)能夠被準(zhǔn)確的傳輸和接收，數(shù)據(jù)傳輸速度相對(duì)較快。異步串口則不需要時(shí)鐘同步，通過(guò)數(shù)據(jù)首尾的起始和停止位進(jìn)行同步，但通用異步收發(fā)器(universalasynchronous?receiver/transmitter，urat)在發(fā)送數(shù)據(jù)時(shí)，數(shù)據(jù)的每一個(gè)字節(jié)都需要加上起始位、校驗(yàn)位和停止位，傳輸速度相對(duì)較慢，降低數(shù)據(jù)傳輸效率，且傳輸時(shí)對(duì)數(shù)據(jù)的校驗(yàn)一般采用單個(gè)字節(jié)進(jìn)行奇偶校驗(yàn)的方法，數(shù)據(jù)可靠性不高，不適用于較大數(shù)據(jù)量傳輸或某些對(duì)數(shù)據(jù)傳輸效率和數(shù)據(jù)可靠性要求較高的場(chǎng)景。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明提供一種基于fpga的同步通信接口、同步通信方法及電子設(shè)備，以替代傳統(tǒng)的異步收發(fā)器，解決在較大數(shù)據(jù)量傳輸場(chǎng)景下異步傳輸效率降低的問(wèn)題。

2、本發(fā)明通過(guò)下述技術(shù)方案實(shí)現(xiàn)：

3、第一方面，本發(fā)明提供了一種基于fpga的同步通信接口，包括：

4、第一異步串口，用于傳輸數(shù)據(jù)信號(hào)；

5、第二異步串口，用于傳輸時(shí)鐘信號(hào)；

6、fpga電路，用于組合數(shù)據(jù)包，通過(guò)同步通信協(xié)議將所述數(shù)據(jù)包發(fā)送至所述第一異步串口，以使所述第一異步串口將所述數(shù)據(jù)包轉(zhuǎn)換為差分?jǐn)?shù)據(jù)信號(hào)對(duì)外發(fā)送；以及，

7、將時(shí)鐘信號(hào)同步發(fā)送至所述第二異步串口，以使所述第二異步串口將所述時(shí)鐘信號(hào)轉(zhuǎn)換為差分時(shí)鐘信號(hào)對(duì)外發(fā)送。

8、本發(fā)明通過(guò)fpga電路設(shè)計(jì)將兩路異步串口實(shí)現(xiàn)為一路同步串行通信接口，可替代現(xiàn)有urat，通過(guò)fpga實(shí)現(xiàn)組包、解析以及數(shù)據(jù)收發(fā)，fpga通過(guò)同步通信協(xié)議發(fā)送數(shù)據(jù)，傳輸速度快，在大數(shù)據(jù)量傳輸場(chǎng)景下傳輸數(shù)據(jù)包的數(shù)據(jù)量更少，傳輸效率高，最后通過(guò)第一異步串口和第二異步串口以單端轉(zhuǎn)差分的方式，將發(fā)送數(shù)據(jù)傳輸至其它異步通信接口，實(shí)現(xiàn)串行輸出。

9、進(jìn)一步地，所述fpga電路還用于從所述第一異步串口和所述第二異步串口接收數(shù)據(jù)包，并解析接收的數(shù)據(jù)包。

10、進(jìn)一步地，所述第一異步串口和所述第二異步串口為rs422接口或rs485接口。

11、進(jìn)一步地，所述fpga電路包括數(shù)據(jù)處理模塊、發(fā)送緩存模塊、發(fā)送模塊、接收緩存模塊、接收模塊和時(shí)鐘模塊；

12、所述數(shù)據(jù)處理模塊用于組合數(shù)據(jù)包或解析數(shù)據(jù)包；

13、所述時(shí)鐘模塊用于為所述fpga電路中各模塊提供時(shí)鐘信號(hào)；

14、所述發(fā)送緩存模塊連接在所述數(shù)據(jù)處理模塊和所述發(fā)送模塊之間，用于緩存發(fā)送數(shù)據(jù)包；

15、所述接收緩存模塊連接在所述數(shù)據(jù)處理模塊和所述接收模塊之間，用于緩存接收數(shù)據(jù)包；

16、所述發(fā)送模塊用于從所述數(shù)據(jù)緩存模塊中順次獲取所述發(fā)送數(shù)據(jù)包，將所述發(fā)送數(shù)據(jù)包發(fā)送至所述第一異步串口，以及，從所述時(shí)鐘模塊獲取發(fā)送時(shí)鐘信號(hào)，將所述發(fā)送時(shí)鐘信號(hào)同步發(fā)送至所述第二異步串口；

17、所述接收模塊用于從所述第一異步串口和所述第二異步串口獲取接收數(shù)據(jù)包和接收時(shí)鐘信號(hào)，在接收時(shí)鐘信號(hào)的每個(gè)上升沿對(duì)接收的數(shù)據(jù)進(jìn)行采樣，將采樣信號(hào)發(fā)送至所述接收緩存模塊。

18、進(jìn)一步地，所述發(fā)送緩存模塊和所述接收緩存模塊為先進(jìn)先出的fifo緩存器。

19、進(jìn)一步地，所述數(shù)據(jù)包包括數(shù)據(jù)包頭、源設(shè)備id、目的設(shè)備id、數(shù)據(jù)內(nèi)容、crc校驗(yàn)位、數(shù)據(jù)包包尾。

20、進(jìn)一步地，所述發(fā)送模塊在發(fā)送數(shù)據(jù)時(shí)，還用于檢測(cè)所述發(fā)送數(shù)據(jù)包中的數(shù)據(jù)內(nèi)容，在所述數(shù)據(jù)內(nèi)容中連續(xù)的五個(gè)二進(jìn)制1之后插入二進(jìn)制0；

21、所述接收模塊在接收數(shù)據(jù)時(shí)，還用于檢測(cè)所述接收數(shù)據(jù)包中的數(shù)據(jù)內(nèi)容，將所述數(shù)據(jù)內(nèi)容中連續(xù)的五個(gè)二進(jìn)制1之后的二進(jìn)制0刪除。

22、進(jìn)一步地，所述同步通信接口為總線型接口。

23、第二方面，本發(fā)明提供了一種同步通信方法，應(yīng)用于本發(fā)明第一方面任意一項(xiàng)所述的基于fpga的同步通信接口，所述方法包括：

24、通過(guò)所述fpga電路將待發(fā)送數(shù)據(jù)組成發(fā)送數(shù)據(jù)包；

25、通過(guò)同步通信協(xié)議將所述發(fā)送數(shù)據(jù)包發(fā)送至所述第一異步串口；

26、將發(fā)送時(shí)鐘信號(hào)同步發(fā)送至所述第二異步串口；

27、通過(guò)所述第一異步串口將所述發(fā)送數(shù)據(jù)包轉(zhuǎn)換為差分?jǐn)?shù)據(jù)信號(hào)，通過(guò)所述第二異步串口將所述發(fā)送時(shí)鐘信號(hào)轉(zhuǎn)換為差分時(shí)鐘信號(hào)；

28、通過(guò)所述第一異步串口和所述第二異步串口同步發(fā)送所述差分?jǐn)?shù)據(jù)信號(hào)和所述差分時(shí)鐘信號(hào)。

29、第三方面，本發(fā)明提供了一種電子設(shè)備，所述電子設(shè)備包括本發(fā)明第一方面任意一項(xiàng)所述的基于fpga的同步通信接口，通過(guò)所述同步通信接口與其他電子設(shè)備通信。

30、本發(fā)明與現(xiàn)有技術(shù)相比，具有如下的優(yōu)點(diǎn)和有益效果：

31、1、將兩路異步串口實(shí)現(xiàn)為一路同步串行通信接口，可替代現(xiàn)有urat，提高傳輸速度和傳輸效率。

32、2、通過(guò)固定格式的數(shù)據(jù)包，在接收數(shù)據(jù)校驗(yàn)時(shí)只需要計(jì)算crc字段，相比傳統(tǒng)uart采用的單字節(jié)奇偶校驗(yàn)可靠性更高，提高了數(shù)據(jù)傳輸可靠性。

33、3、將同步通信接口實(shí)現(xiàn)為總線接口，使得連接在同一總線上的多個(gè)設(shè)備之間均可互相通信，提高了通信鏈路的利用率。

34、4、采用現(xiàn)場(chǎng)可編輯邏輯門(mén)陣列fpga進(jìn)行同步通信設(shè)計(jì)，設(shè)計(jì)簡(jiǎn)單通用，具有低功耗和較好的擴(kuò)展性。

技術(shù)特征：

1.一種基于fpga的同步通信接口，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的基于fpga的同步通信接口，其特征在于，所述fpga電路還用于從所述第一異步串口和所述第二異步串口接收數(shù)據(jù)包，并解析接收的數(shù)據(jù)包。

3.根據(jù)權(quán)利要求1所述的fpga的同步通信接口，其特征在于，所述第一異步串口和所述第二異步串口為rs422接口或rs485接口。

4.根據(jù)權(quán)利要求1所述的基于fpga的同步通信接口，其特征在于，所述fpga電路包括數(shù)據(jù)處理模塊、發(fā)送緩存模塊、發(fā)送模塊、接收緩存模塊、接收模塊和時(shí)鐘模塊；

5.根據(jù)權(quán)利要求4所述的基于fpga的同步通信接口，其特征在于，所述發(fā)送緩存模塊和所述接收緩存模塊為先進(jìn)先出的fifo緩存器。

6.根據(jù)權(quán)利要求4所述的基于fpga的同步通信接口，其特征在于，所述數(shù)據(jù)包包括數(shù)據(jù)包頭、源設(shè)備id、目的設(shè)備id、數(shù)據(jù)內(nèi)容、crc校驗(yàn)位、數(shù)據(jù)包包尾。

7.根據(jù)權(quán)利要求6所述的fpga的同步通信接口，其特征在于，所述發(fā)送模塊在發(fā)送數(shù)據(jù)時(shí)，還用于檢測(cè)所述發(fā)送數(shù)據(jù)包中的數(shù)據(jù)內(nèi)容，在所述發(fā)送包的數(shù)據(jù)內(nèi)容中連續(xù)的五個(gè)二進(jìn)制1之后插入二進(jìn)制0；

8.根據(jù)權(quán)利要求1所述的fpga的同步通信接口，其特征在于，所述同步通信接口為總線型接口。

9.一種同步通信方法，其特征在于，應(yīng)用于權(quán)利要求1-8任意一項(xiàng)所述的基于fpga的同步通信接口，所述方法包括：

10.一種電子設(shè)備，其特征在于，所述電子設(shè)備包括權(quán)利要求1-8任意一項(xiàng)所述的基于fpga的同步通信接口，通過(guò)所述同步通信接口與其他電子設(shè)備通信。

技術(shù)總結(jié)
本發(fā)明提供一種基于FPGA的同步通信接口、同步通信方法及電子設(shè)備，涉及通信技術(shù)領(lǐng)域。其中，基于FPGA的同步通信接口，包括：第一異步串口，用于傳輸數(shù)據(jù)信號(hào)；第二異步串口，用于傳輸時(shí)鐘信號(hào)；FPGA電路，用于組合數(shù)據(jù)包，通過(guò)同步通信協(xié)議將數(shù)據(jù)包發(fā)送至第一異步串口，以使第一異步串口將數(shù)據(jù)包轉(zhuǎn)換為差分?jǐn)?shù)據(jù)信號(hào)對(duì)外發(fā)送；以及，將時(shí)鐘信號(hào)同步發(fā)送至第二異步串口，以使第二異步串口將時(shí)鐘信號(hào)轉(zhuǎn)換為差分時(shí)鐘信號(hào)對(duì)外發(fā)送。通過(guò)FPGA電路設(shè)計(jì)將兩路異步串口實(shí)現(xiàn)為一路同步串行通信接口，可替代現(xiàn)有URAT，提高傳輸效率和傳輸可靠性。

技術(shù)研發(fā)人員：周莎,唐高凡,楊俊,孫海飆,謝洪波,郭世近
受保護(hù)的技術(shù)使用者：成都奧瑞科電子科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/10