本發(fā)明涉及eda，特別是涉及一種可變延時(shí)預(yù)留比的獲取方法、電子設(shè)備及存儲(chǔ)介質(zhì)。

背景技術(shù)：

1、在本地化的過程中，當(dāng)給定每個(gè)電路單元所分配的芯片時(shí)，對(duì)系統(tǒng)的時(shí)序進(jìn)行估計(jì)。除了在時(shí)序圖中固定的硬件延時(shí)之外，例如存儲(chǔ)器延時(shí)和端口延時(shí)等，兩個(gè)連接的芯片對(duì)之間的延時(shí)將隨著net的變化而不斷變化。其中，每個(gè)芯片具有多個(gè)引腳pin，每個(gè)pin分別配置網(wǎng)絡(luò)net的網(wǎng)絡(luò)名，相同網(wǎng)絡(luò)名的引腳被導(dǎo)線連通。每個(gè)net的布線確定之后，則能夠?yàn)槊總€(gè)布線線段分配準(zhǔn)確的資源分配比(tdm?ratio)來準(zhǔn)確的估計(jì)系統(tǒng)時(shí)序。

2、概率布線器(proberoute)通常用于初步估計(jì)信號(hào)路徑的延時(shí)，以加速設(shè)計(jì)過程。這種方法通過統(tǒng)計(jì)分析和預(yù)測(cè)來估算信號(hào)從一個(gè)點(diǎn)到另一個(gè)點(diǎn)的延時(shí)，而兩個(gè)節(jié)點(diǎn)之間的延時(shí)需要滿足時(shí)序約束。為了保證時(shí)序的正確性，亟需一種能夠獲取準(zhǔn)確的延時(shí)預(yù)留比的方法，以準(zhǔn)確的估計(jì)延時(shí)。

技術(shù)實(shí)現(xiàn)思路

1、針對(duì)上述技術(shù)問題，本發(fā)明采用的技術(shù)方案為：一種可變延時(shí)預(yù)留比的獲取方法，該方法包括以下步驟：

2、f100，獲取每個(gè)活躍節(jié)點(diǎn)在芯片間的路徑延時(shí)arc_delay、固定延時(shí)base_delay和延時(shí)預(yù)留比budget_ratio。

3、f200，根據(jù)arc_delay、base_delay和budget_ratio獲取每個(gè)活躍節(jié)點(diǎn)及其到另一個(gè)芯片上的扇出節(jié)點(diǎn)之間的可變延時(shí)預(yù)留比var_budget_ratio；其中，扇出節(jié)點(diǎn)為活躍節(jié)點(diǎn)，第a個(gè)芯片fa中第t個(gè)活躍節(jié)點(diǎn)為驅(qū)動(dòng)引腳drvpint時(shí)，drvpint到第b個(gè)芯片fb上的扇出節(jié)點(diǎn)之間的可變延時(shí)預(yù)留比var_budget_ratiot,fa，fb的獲取步驟包括：

4、f210，獲取drvpint在fb的w個(gè)扇出節(jié)點(diǎn)fanout＝{fanout1,fanout2,…,fanoutw,…,fanoutw}，fanoutw為drvpint在fb的第w個(gè)扇出節(jié)點(diǎn)，w的取值范圍為1到w。

5、f220，根據(jù)drvpint到fb的每個(gè)扇出節(jié)點(diǎn)之間的arc_delay、base_delay和budget_ratio計(jì)算drvpint到fb的每個(gè)扇出節(jié)點(diǎn)之間優(yōu)化前后的可變延時(shí)預(yù)留比。

6、f230，獲取drvpint分別到fb的w個(gè)扇出節(jié)點(diǎn)之間的可變延時(shí)預(yù)留比的最小值，所述最小值為var_budget_ratiot,fa，fb。

7、此外，本發(fā)明還提供了一種非瞬時(shí)性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，所述存儲(chǔ)介質(zhì)中存儲(chǔ)有至少一條指令或至少一段程序，所述至少一條指令或所述至少一段程序由處理器加載并執(zhí)行以實(shí)現(xiàn)上述方法。

8、此外，本發(fā)明還提供了一種電子設(shè)備，包括處理器和上述非瞬時(shí)性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)。

9、本發(fā)明至少具有以下有益效果：

10、本發(fā)明提供了一種可變延時(shí)預(yù)留比的獲取方法、電子設(shè)備及存儲(chǔ)介質(zhì)，其通過獲取每個(gè)驅(qū)動(dòng)網(wǎng)絡(luò)的多個(gè)扇出節(jié)點(diǎn)，計(jì)算每個(gè)驅(qū)動(dòng)網(wǎng)絡(luò)到每個(gè)扇出節(jié)點(diǎn)之間優(yōu)化前后的可變延時(shí)比，所有扇出節(jié)點(diǎn)的可變延時(shí)比的最小值為可變延時(shí)預(yù)留比。對(duì)于延時(shí)估計(jì)，該可變延時(shí)預(yù)留比相比較傳統(tǒng)的延時(shí)預(yù)留比的準(zhǔn)確度更高。

技術(shù)特征：

1.一種可變延時(shí)預(yù)留比的獲取方法，其特征在于，該方法包括以下步驟：

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述f220還包括獲取drvpint到fanoutw之間優(yōu)化前后的可變延時(shí)預(yù)留比var_budget_ratiot,fa，fb,w的步驟：

3.根據(jù)權(quán)利要求2所述的方法，其特征在于，f222中svar_delayt,w滿足：

4.根據(jù)權(quán)利要求2所述的方法，其特征在于，f223中tvar_delayt,w滿足：

5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述活躍節(jié)點(diǎn)的判斷步驟包括：當(dāng)傳播路徑上的第nu個(gè)時(shí)序節(jié)點(diǎn)nodenu的輸入到達(dá)時(shí)間in_arrnu小于nodenu的到達(dá)時(shí)間閾值arrbndnu時(shí)，將nodenu標(biāo)記為活躍節(jié)點(diǎn)。

6.根據(jù)權(quán)利要求1所述的方法，其特征在于，f230之后還包括更新關(guān)鍵信息表的步驟：關(guān)鍵信息表中的驅(qū)動(dòng)芯片和被驅(qū)動(dòng)芯片之間的目標(biāo)延時(shí)targetdelay的更新滿足以下條件：

7.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述更新關(guān)鍵信息表的步驟中還包括延時(shí)優(yōu)化比scaleratio的更新：

8.一種非瞬時(shí)性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，所述存儲(chǔ)介質(zhì)中存儲(chǔ)有至少一條指令或至少一段程序，其特征在于，所述至少一條指令或所述至少一段程序由處理器加載并執(zhí)行以實(shí)現(xiàn)如權(quán)利要求1-7中任意一項(xiàng)的所述方法。

9.一種電子設(shè)備，其特征在于，包括處理器和權(quán)利要求8中所述的非瞬時(shí)性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)。

技術(shù)總結(jié)
本發(fā)明涉及EDA技術(shù)領(lǐng)域，特別是涉及一種可變延時(shí)預(yù)留比的獲取方法、電子設(shè)備及存儲(chǔ)介質(zhì)，其通過獲取每個(gè)活躍節(jié)點(diǎn)在芯片間的路徑延時(shí)、固定延時(shí)和延時(shí)預(yù)留比；獲取每個(gè)活躍節(jié)點(diǎn)到另一個(gè)芯片上的扇出節(jié)點(diǎn)之間的可變延時(shí)預(yù)留比：獲取F<subgt;A</subgt;中第t個(gè)活躍節(jié)點(diǎn)drvPin<subgt;t</subgt;的W個(gè)扇出節(jié)點(diǎn)，根據(jù)drvPin<subgt;t</subgt;到F<subgt;B</subgt;的每個(gè)扇出節(jié)點(diǎn)之間的路徑延時(shí)、固定延時(shí)和延時(shí)預(yù)留比計(jì)算drvPin<subgt;t</subgt;到F<subgt;B</subgt;的每個(gè)扇出節(jié)點(diǎn)之間優(yōu)化前后的可變延時(shí)預(yù)留比，drvPin<subgt;t</subgt;到F<subgt;B</subgt;的可變延時(shí)預(yù)留比為drvPin<subgt;t</subgt;到W個(gè)扇出節(jié)點(diǎn)之間的可變延時(shí)預(yù)留比的最小值，可變延時(shí)預(yù)留比相比較傳統(tǒng)的延時(shí)預(yù)留比的準(zhǔn)確度更高。

技術(shù)研發(fā)人員：貝澤華
受保護(hù)的技術(shù)使用者：上海合見工業(yè)軟件集團(tuán)有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/10