本申請涉及硬件測試，尤其涉及一種處理器性能的測試方法、系統(tǒng)、電子設(shè)備及存儲介質(zhì)。

背景技術(shù)：

1、現(xiàn)場可編程門陣列(field-programmable?gate?array，fpga)是一種集成電路，可以在制造后被用戶編輯程序以實現(xiàn)特定的邏輯功能和數(shù)據(jù)處理，允許用戶在其內(nèi)部配置邏輯功能、電路和器件連接，實現(xiàn)特定的硬件功能，廣泛應(yīng)用于交換機(jī)、服務(wù)器以及使用fpga的高級精簡指令集計算機(jī)(advanced?risc?machine，arm)的單卡或系統(tǒng)等應(yīng)用場景，針對fpga的arm的測試顯得尤為重要，可以為研發(fā)和后期工廠產(chǎn)線測試工作提供便利。

2、在現(xiàn)有技術(shù)中，采用fpga的arm輸入的數(shù)據(jù)信息和輸出的數(shù)據(jù)信息通過復(fù)雜可編程邏輯器件(complex?programmable?logic?device，cpld)直接連接到外部排針，再通過外部排針連接到測試設(shè)備，但是該方法操作復(fù)雜，浪費時間，測試效率低下。

3、因此，如何解決fpga的arm測試效率低下，實現(xiàn)高效的批量測試成為亟待解決的技術(shù)問題。

技術(shù)實現(xiàn)思路

1、本申請實施例提供一種處理器性能的測試方法、系統(tǒng)、電子設(shè)備及存儲介質(zhì)，以解決現(xiàn)有技術(shù)針對如何解決fpga的arm測試效率低下，實現(xiàn)高效的批量測試等問題。

2、第一方面，本申請實施例提供了一種處理器性能的測試方法，應(yīng)用于被測設(shè)備，所述被測設(shè)備中部署有待檢測處理器arm，所述方法包括：

3、所述被測設(shè)備中的統(tǒng)一異步收發(fā)器uart單元響應(yīng)于第一測試設(shè)備發(fā)送的第一測試請求，將所述第一測試請求對應(yīng)的第一待處理數(shù)據(jù)發(fā)送給所述被測設(shè)備中的復(fù)雜可編程邏輯器件cpld單元，所述第一測試設(shè)備與所述uart單元無線通信連接；

4、所述arm響應(yīng)于對所述cpld單元發(fā)送的第一待處理數(shù)據(jù)進(jìn)行處理，得到第一測試結(jié)果，并發(fā)送給所述cpld單元；

5、所述uart單元響應(yīng)于所述cpld單元發(fā)送的第一測試結(jié)果，將所述第一測試結(jié)果發(fā)送給所述第一測試設(shè)備。

6、在第一方面一種可能的設(shè)計中，所述uart單元響應(yīng)于所述cpld單元發(fā)送的第一測試結(jié)果，將所述第一測試結(jié)果發(fā)送給所述第一測試設(shè)備，包括：

7、所述uart單元接收到所述cpld單元發(fā)送的第一測試結(jié)果，在所述第一測試結(jié)果所在的信息隊列的數(shù)據(jù)量大于預(yù)設(shè)閾值時，向所述第一測試設(shè)備發(fā)送中斷請求，以使所述第一測試設(shè)備獲取所述第一測試結(jié)果。

8、在第一方面另一種可能的設(shè)計中，所述uart單元響應(yīng)于所述cpld單元發(fā)送的第一測試結(jié)果，將所述第一測試結(jié)果發(fā)送給所述第一測試設(shè)備，包括：

9、所述uart單元接收到所述cpld單元發(fā)送的第一測試結(jié)果，在所述第一測試結(jié)果所在的信息隊列的數(shù)據(jù)存儲時長大于預(yù)設(shè)時長時，向所述第一測試設(shè)備發(fā)送中斷請求，以使所述第一測試設(shè)備獲取所述第一測試結(jié)果。

10、在第一方面再一種可能的設(shè)計中，所述被測設(shè)備中的uart單元響應(yīng)于第一測試設(shè)備發(fā)送的第一測試請求，將所述第一測試請求對應(yīng)的第一待處理數(shù)據(jù)發(fā)送給所述cpld單元，包括：

11、所述uart單元接收到所述第一測試請求并存儲至信息隊列中；

12、當(dāng)檢測所述信息隊列不空時，將所述第一測試請求從所述信息隊列中取出后發(fā)送給所述cpld單元。

13、在第一方面還一種可能的設(shè)計中，所述cpld單元響應(yīng)于第二測試設(shè)備發(fā)送的第二測試請求，將所述第二測試請求對應(yīng)的第二待處理數(shù)據(jù)發(fā)送給所述arm單元，所述第二測試設(shè)備與所述cpld單元有線通信連接；

14、所述arm響應(yīng)于對所述cpld單元發(fā)送的第二待處理數(shù)據(jù)進(jìn)行處理，得到第二測試結(jié)果，并發(fā)送給所述cpld單元，以使所述cpld單元將所述第二測試結(jié)果發(fā)送給所述第二測試設(shè)備。

15、在第一方面又一種可能的設(shè)計中，所述cpld單元對所述第一測試請求和所述第二測試請求進(jìn)行匯總處理，得到第三測試請求；

16、所述cpld單元將所述第三測試請求作為新的第一測試請求，并發(fā)送給所述arm單元。

17、在第一方面又一種可能的設(shè)計中，所述無線通信的連接方式為高速串行計算機(jī)擴(kuò)展總線標(biāo)準(zhǔn)pcie方式。

18、第二方面，本申請實施例提供了一種處理器性能的測試系統(tǒng)，所述系統(tǒng)包括：應(yīng)用于第一方面任一項所述的被測設(shè)備和第一測試設(shè)備。

19、第三方面，本申請實施例提供一種電子設(shè)備，包括：處理器，以及與所述處理器通信連接的存儲器。

20、所述存儲器存儲計算機(jī)執(zhí)行指令；

21、所述處理器執(zhí)行所述存儲器存儲的計算機(jī)執(zhí)行指令，以實現(xiàn)如上述第一方面或任一種方式所述的方法。

22、第四方面，本申請實施例提供一種計算機(jī)可讀存儲介質(zhì)，所述計算機(jī)可讀存儲介質(zhì)中存儲有計算機(jī)執(zhí)行指令，所述計算機(jī)執(zhí)行指令被處理器執(zhí)行時用于實現(xiàn)上述第一方面或任一種方式所述的方法。

23、本申請實施例提供的處理器性能的測試方法、系統(tǒng)、電子設(shè)備及存儲介質(zhì)，該方法首先通過被測設(shè)備中的uart單元響應(yīng)于第一測試設(shè)備發(fā)送的第一測試請求，將第一測試請求對應(yīng)的第一待處理數(shù)據(jù)發(fā)送給被測設(shè)備中的cpld單元，第一測試設(shè)備與uart單元無線通信連接，其次arm響應(yīng)于對cpld單元發(fā)送的第一待處理數(shù)據(jù)進(jìn)行處理，得到第一測試結(jié)果，并發(fā)送給cpld單元，最后uart單元響應(yīng)于cpld單元發(fā)送的第一測試結(jié)果，將第一測試結(jié)果發(fā)送給第一測試設(shè)備。該技術(shù)方案中，通過uart控制器完成測試設(shè)備cpu和被測設(shè)備的無線通訊連接，達(dá)到在進(jìn)行fpga的arm測試時避免頻繁拆卸外殼，提高測試效率的目的。

技術(shù)特征：

1.一種處理器性能的測試方法，其特征在于，應(yīng)用于被測設(shè)備，所述被測設(shè)備中部署有待檢測處理器arm，所述方法包括：

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述uart單元響應(yīng)于所述cpld單元發(fā)送的第一測試結(jié)果，將所述第一測試結(jié)果發(fā)送給所述第一測試設(shè)備，包括：

3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述uart單元響應(yīng)于所述cpld單元發(fā)送的第一測試結(jié)果，將所述第一測試結(jié)果發(fā)送給所述第一測試設(shè)備，包括：

4.根據(jù)權(quán)利要求1-3任一項所述的方法，其特征在于，所述被測設(shè)備中的uart單元響應(yīng)于第一測試設(shè)備發(fā)送的第一測試請求，將所述第一測試請求對應(yīng)的第一待處理數(shù)據(jù)發(fā)送給所述cpld單元，包括：

5.根據(jù)權(quán)利要求1-3任一項所述的方法，其特征在于，所述方法還包括：

6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述方法還包括：

7.根據(jù)權(quán)利要求1-3任一項所述的方法，其特征在于，所述無線通信的連接方式為高速串行計算機(jī)擴(kuò)展總線標(biāo)準(zhǔn)pcie方式。

8.一種處理器性能的測試系統(tǒng)，其特征在于，所述系統(tǒng)包括：應(yīng)用于權(quán)利要求1-7任一項所述的被測設(shè)備和第一測試設(shè)備。

9.一種電子設(shè)備，其特征在于，包括：處理器，以及與所述處理器通信連接的存儲器；

10.一種計算機(jī)可讀存儲介質(zhì)，其特征在于，所述計算機(jī)可讀存儲介質(zhì)中存儲有計算機(jī)執(zhí)行指令，所述計算機(jī)執(zhí)行指令被處理器執(zhí)行時用于實現(xiàn)如上述權(quán)利要求1至7任一項所述的方法。

技術(shù)總結(jié)
本申請?zhí)峁┮环N處理器性能的測試方法、系統(tǒng)、電子設(shè)備及存儲介質(zhì)，該方法首先通過被測設(shè)備中的UART單元響應(yīng)于第一測試設(shè)備發(fā)送的第一測試請求，將第一測試請求對應(yīng)的第一待處理數(shù)據(jù)發(fā)送給被測設(shè)備中的CPLD單元，第一測試設(shè)備與UART單元無線通信連接，其次ARM響應(yīng)于對CPLD單元發(fā)送的第一待處理數(shù)據(jù)進(jìn)行處理，得到第一測試結(jié)果，并發(fā)送給CPLD單元，最后UART單元響應(yīng)于CPLD單元發(fā)送的第一測試結(jié)果，將第一測試結(jié)果發(fā)送給第一測試設(shè)備。該技術(shù)方案中，通過UART控制器完成測試設(shè)備CPU和被測設(shè)備的無線通訊連接，達(dá)到在進(jìn)行FPGA的ARM測試時避免頻繁拆卸外殼，提高測試效率的目的。

技術(shù)研發(fā)人員：姚定財,李進(jìn),盧亮,余雁玲,李珍珠
受保護(hù)的技術(shù)使用者：西安易樸通訊技術(shù)有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/19