本申請(qǐng)涉及計(jì)算機(jī)處理器，尤其涉及加速器指令的處理方法、裝置及電子設(shè)備。

背景技術(shù)：

1、隨著人工智能、科學(xué)計(jì)算、視頻處理、網(wǎng)絡(luò)傳輸、加解密處理和數(shù)字信號(hào)處理等高計(jì)算密集應(yīng)用領(lǐng)域的快速發(fā)展，對(duì)芯片的數(shù)據(jù)處理能力提出的要求也越來越高。為提高特定領(lǐng)域架構(gòu)(domain-specific?architectures，簡(jiǎn)稱dsa)計(jì)算密集應(yīng)用的處理能力，芯片一般采用處理器和加速器結(jié)合的異構(gòu)形式，處理器負(fù)責(zé)控制流的處理，加速器負(fù)責(zé)數(shù)據(jù)流的處理，芯片采用人工智能(artificial?intelligence，簡(jiǎn)稱ai)處理器、圖形處理器(graphics?processing?unit，簡(jiǎn)稱gpu)、數(shù)字信號(hào)處理器(digital?signal?processing，簡(jiǎn)稱dsp)、加解密加速器(cryptographic?accelerators)、數(shù)據(jù)處理器dpu(dataprocessing?unit，簡(jiǎn)稱dpu)及流處理器等作為加速器accelerator與通用處理器(centralprocessing?unit，簡(jiǎn)稱cpu)共同作為芯片的處理器和加速器異構(gòu)核心，但是，處理器與加速器分別具有獨(dú)立的控制單元，因此，往往會(huì)造成資源的浪費(fèi)，導(dǎo)致異構(gòu)芯片的資源利用率較低。

技術(shù)實(shí)現(xiàn)思路

1、本申請(qǐng)旨在至少在一定程度上解決相關(guān)技術(shù)中的技術(shù)問題之一。

2、為此，本申請(qǐng)的第一個(gè)目的在于提出一種加速器指令的處理方法，用于解決現(xiàn)有技術(shù)中異構(gòu)芯片存在的資源浪費(fèi)以及資源利用率較低的技術(shù)問題。

3、為了實(shí)現(xiàn)上述目的，本申請(qǐng)第一方面實(shí)施例提供了一種加速器指令的處理方法，由處理器執(zhí)行，該方法包括：將加速器指令分派至加速器和處理器的執(zhí)行部件的共用保留站；判斷處理器中的加速器指令數(shù)據(jù)傳輸部件是否有空項(xiàng)，響應(yīng)于所述加速器指令數(shù)據(jù)傳輸部件有空項(xiàng)，將所述加速器指令從所述共用保留站中發(fā)射至執(zhí)行部件；監(jiān)聽所述執(zhí)行部件的寫回端口，確定所述執(zhí)行部件的配置信息，其中，所述執(zhí)行部件的配置信息指示所述執(zhí)行部件獨(dú)占寫回端口或所述執(zhí)行部件共享寫回端口；根據(jù)所述執(zhí)行部件的配置信息，將所述加速器指令寫回重定序緩沖區(qū)；控制所述加速器指令數(shù)據(jù)傳輸部件按照順序?qū)⑺黾铀倨髦噶畹闹噶钚畔l(fā)送至加速器的執(zhí)行部件，其中，所述指令信息包括操作碼和源操作數(shù)。

4、為了實(shí)現(xiàn)上述目的，本申請(qǐng)第二方面實(shí)施例提供了一種加速器指令的處理裝置，應(yīng)用于處理器，該裝置包括：分派模塊，用于將加速器指令分派至加速器和處理器的執(zhí)行部件的共用保留站；發(fā)射模塊，用于判斷處理器中的加速器指令數(shù)據(jù)傳輸部件是否有空項(xiàng)，響應(yīng)于所述加速器指令數(shù)據(jù)傳輸部件有空項(xiàng)，將所述加速器指令從所述共用保留站中發(fā)射至執(zhí)行部件；監(jiān)聽模塊，用于監(jiān)聽所述執(zhí)行部件的寫回端口，確定所述執(zhí)行部件的配置信息，其中，所述執(zhí)行部件的配置信息指示所述執(zhí)行部件獨(dú)占寫回端口或所述執(zhí)行部件共享寫回端口；寫回模塊，用于根據(jù)所述執(zhí)行部件的配置信息，將所述加速器指令寫回重定序緩沖區(qū)；發(fā)送模塊，用于控制所述加速器指令數(shù)據(jù)傳輸部件按照順序?qū)⑺黾铀倨髦噶畹闹噶钚畔l(fā)送至加速器的執(zhí)行部件，其中，所述指令信息包括操作碼和源操作數(shù)。

5、為了實(shí)現(xiàn)上述目的，本申請(qǐng)第三方面實(shí)施例提供了一種電子設(shè)備，包括：存儲(chǔ)器、處理器及存儲(chǔ)在所述存儲(chǔ)器上并可在所述處理器上運(yùn)行的計(jì)算機(jī)程序，所述處理器執(zhí)行所述程序時(shí)，實(shí)現(xiàn)如本申請(qǐng)第一方面實(shí)施例中任一項(xiàng)所述的加速器指令的處理方法。

6、為了實(shí)現(xiàn)上述目的，本申請(qǐng)第四方面實(shí)施例提供了一種存儲(chǔ)有計(jì)算機(jī)指令的非瞬時(shí)計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，該計(jì)算機(jī)指令用于使計(jì)算機(jī)執(zhí)行時(shí)實(shí)現(xiàn)如本申請(qǐng)第一方面實(shí)施例中任一項(xiàng)所述的加速器指令的處理方法。

7、為了實(shí)現(xiàn)上述目的，本申請(qǐng)第五方面提供了一種計(jì)算機(jī)程序產(chǎn)品，包括計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)如前第一方面實(shí)施例中任一項(xiàng)所述的加速器指令的處理方法。

技術(shù)特征：

1.一種加速器指令的處理方法，其特征在于，由處理器執(zhí)行，所述方法包括：

2.根據(jù)權(quán)利要求1所述方法，其特征在于，所述將加速器指令分派至加速器和處理器的執(zhí)行部件的共用保留站，包括：

3.根據(jù)權(quán)利要求1所述方法，其特征在于，所述將所述加速器指令從所述共用保留站中發(fā)射至執(zhí)行部件之前，還包括：

4.根據(jù)權(quán)利要求1所述方法，其特征在于，所述響應(yīng)于所述加速器指令數(shù)據(jù)傳輸部件有空項(xiàng)，將所述加速器指令從所述共用保留站中發(fā)射至執(zhí)行部件，還包括：

5.根據(jù)權(quán)利要求1所述方法，其特征在于，所述根據(jù)所述執(zhí)行部件的配置信息，將所述加速器指令寫回重定序緩沖區(qū)，還包括：

6.根據(jù)權(quán)利要求1所述方法，其特征在于，所述根據(jù)所述執(zhí)行部件的配置信息，將所述加速器指令寫回重定序緩沖區(qū)，還包括：

7.根據(jù)權(quán)利要求1所述方法，其特征在于，所述控制所述加速器指令數(shù)據(jù)傳輸部件按照順序?qū)⑺黾铀倨髦噶畹闹噶钚畔l(fā)送至加速器的執(zhí)行部件，還包括：

8.一種加速器指令的處理裝置，其特征在于，應(yīng)用于處理器，所述裝置，包括：

9.一種電子設(shè)備，其特征在于，包括：存儲(chǔ)器、處理器及存儲(chǔ)在所述存儲(chǔ)器上并可在所述處理器上運(yùn)行的計(jì)算機(jī)程序，所述處理器執(zhí)行所述程序時(shí)，實(shí)現(xiàn)如權(quán)利要求1-7中任一項(xiàng)所述的加速器指令的處理方法。

10.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其上存儲(chǔ)有計(jì)算機(jī)程序，其特征在于，該程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)如權(quán)利要求1-7中任一項(xiàng)所述的加速器指令的處理方法。

11.一種計(jì)算機(jī)程序產(chǎn)品，包括計(jì)算機(jī)程序，所述計(jì)算機(jī)程序在被處理器執(zhí)行時(shí)實(shí)現(xiàn)根據(jù)權(quán)利要求1-7中任一項(xiàng)所述的加速器指令的處理方法。

技術(shù)總結(jié)
本申請(qǐng)公開了一種加速器指令的處理方法、裝置及電子設(shè)備，由處理器執(zhí)行，該方法包括：將加速器指令分派至加速器和處理器的執(zhí)行部件的共用保留站；判斷處理器中的加速器指令數(shù)據(jù)傳輸部件是否有空項(xiàng)，響應(yīng)于加速器指令數(shù)據(jù)傳輸部件有空項(xiàng)，將加速器指令從共用保留站中發(fā)射至執(zhí)行部件；監(jiān)聽執(zhí)行部件的寫回端口，確定執(zhí)行部件的配置信息；根據(jù)執(zhí)行部件的配置信息，將加速器指令寫回重定序緩沖區(qū)；控制加速器指令數(shù)據(jù)傳輸部件按照順序?qū)⒓铀倨髦噶畹闹噶钚畔l(fā)送至加速器的執(zhí)行部件，本公開加速器可以復(fù)用處理器的執(zhí)行部件，加速器可以專注做特定領(lǐng)域?qū)Ｓ糜?jì)算部分，避免了資源的浪費(fèi)，提高了異構(gòu)芯片的資源利用率，提升了處理器和加速器的協(xié)同效率。

技術(shù)研發(fā)人員：李祖松,郇丹丹,商家瑋
受保護(hù)的技術(shù)使用者：北京微核芯科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/19