專利名稱：多頻輸出的時鐘發(fā)生器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及數(shù)字?jǐn)?shù)據(jù)處理系統(tǒng)，尤其涉及用以產(chǎn)生若干時鐘信號，而相互具有不同頻率的一種時鐘發(fā)生器系統(tǒng)。
目前構(gòu)造的數(shù)據(jù)處理系統(tǒng)，通常采用若干安裝在印刷電路板上，并在電氣上相互互連的一個個集成電路元件。為了實現(xiàn)數(shù)據(jù)處理系統(tǒng)的同步操作，通常還配備了一個數(shù)字時鐘信號源，該信號源分配至電路板上安裝的各個集成電路器件。對于頻率較低的時鐘信號(例如1MHz或更低數(shù)量級的時鐘信號)，時鐘的時滯可能不是一個嚴(yán)重問題。然而，當(dāng)開發(fā)的系統(tǒng)采用較高的時鐘頻率(例如高于1MHz)時，時鐘的時滯(即各點所見時鐘信號躍遷現(xiàn)象相對于另一點躍遷現(xiàn)象之間的差)可能成為一個嚴(yán)重問題。
一種解決方式是通過中間寄存器或類似器件，以異步方式處理各集成電路之間的信息轉(zhuǎn)移。另一種方法是采用鎖相環(huán)(PLL)，但這種器件通常需要一個基準(zhǔn)信號，以保持基準(zhǔn)信號與輸出時鐘信號之間的相位關(guān)系。有時，在各比較時鐘信號之間會碰到不穩(wěn)定性，它將在輸出信號中產(chǎn)生不穩(wěn)定性。此外，以模擬形式實現(xiàn)的PLL往往對電源噪聲較為敏感。另外，模擬PLL需要額外的元件。
本發(fā)明是一種時鐘發(fā)生器系統(tǒng)，它包括一對分別稱作“主(Master)”和“副(Shadow)”的實際上同樣構(gòu)成的時鐘發(fā)生器單元。此對時鐘發(fā)生器單元以鎖定方式同步工作，其中每個時鐘發(fā)生器能產(chǎn)生至少有三個不同(但相關(guān))頻率的多個高頻時鐘信號。只有主時鐘發(fā)生器單元產(chǎn)生的時鐘信號才分配給含有時鐘發(fā)生器系統(tǒng)的整個裝置。副時鐘發(fā)生器單元產(chǎn)生的時鐘信號，通過自校校錯邏輯與主時鐘發(fā)生器單元產(chǎn)生的它的配對信號比較，以保證時鐘發(fā)生器系統(tǒng)的正確操作。
在本發(fā)明的較佳實施例中，每個時鐘發(fā)生器單元均包括一個可以編排的分頻器，分頻器接收一個振蕩器產(chǎn)生的主時鐘信號，以此產(chǎn)生三個不同分頻形式的主時鐘信號，其中的兩個可以有選擇地改變。由分頻器產(chǎn)生的時鐘信號耦合至一個配準(zhǔn)輸出單元，該單元用以在時鐘信號離開時鐘發(fā)生器系統(tǒng)進(jìn)行分配之前校直它的狀態(tài)躍遷，并將一個可選的時滯加給某幾組時鐘信號，補(bǔ)償由一種型號的集成電路相對另一種型號的集成電路所遇到的已知時鐘延遲。
自校雙軌誤差檢測邏輯接收由上述兩個時鐘發(fā)生器產(chǎn)生的時鐘信號輸出，以相互進(jìn)行比較。如果檢測到由上述兩個時鐘發(fā)生器單元中的任一個所產(chǎn)生的任一時鐘信號中有誤差，即產(chǎn)生并鎖定一個誤差信號。此外，誤差信號耦合至復(fù)位電路，使這兩個時鐘發(fā)生器的分頻器復(fù)位，為時鐘發(fā)生器系統(tǒng)提供一種自動復(fù)位功能。


圖1是本發(fā)明時鐘發(fā)生器系統(tǒng)的一個簡化的方框圖，表示該系統(tǒng)包括兩個獨立的時鐘發(fā)生器單元(主和副)以及每個時鐘發(fā)生器單元的總體結(jié)構(gòu);
圖2簡要表示一塊印刷電路板，它可以裝載本發(fā)明的時鐘發(fā)生器系統(tǒng)，表示時鐘信號在其上的分配，以及某些集成電路所遇到的相對其它集成電路的延遲，為此加上了時鐘時滯補(bǔ)償;
圖3是圖1所示可以編排的分頻器邏輯的示意圖;
圖4表示圖1使用的配準(zhǔn)輸出電路;
圖5是用以校驗圖1所示一個時鐘發(fā)生器單元相對于另一個時鐘發(fā)生器單元的輸出的自校誤差檢測邏輯的方框圖;
圖6表示用作圖5所示自校誤差檢測邏輯中一個基本積木式部件的雙軌校驗器;
圖7表示用于圖5所示誤差檢測邏輯的誤差樹的一部分;
圖8是一個誤差報告邏輯的示意圖，它構(gòu)成圖5所示誤差檢測邏輯的一部分;
圖9是一個復(fù)位邏輯的示意圖，它構(gòu)成圖1所示時鐘發(fā)生器單元的一部分;
圖10表示通過電源和地分離離開圖1所示時鐘發(fā)生系統(tǒng)的時鐘信號;
圖11是表示用以將時鐘信號對時鐘分配線的反射減至最小的終端的線路圖，該時鐘分配線將來自圖1所示時鐘發(fā)生器系統(tǒng)的時鐘信號傳送到圖2所示的各個器件。
現(xiàn)在參見附圖，首先參見圖1，它表示根據(jù)本發(fā)明構(gòu)成的一個時鐘發(fā)生器系統(tǒng)。該時鐘發(fā)生器系統(tǒng)(一般用參照號10表示)包括一對實際上同樣構(gòu)成的時鐘發(fā)生器單元12a(主)和12b(副)。兩個時鐘發(fā)生器單元12a和12b都接收同一個輸入信號，并提供相同的輸出(時鐘)信號。然而，只有主時鐘發(fā)生器單元12a的時鐘輸出信號才用于其它的同步計時器件。如前所述，由于兩個時鐘發(fā)生器單元12a、16b結(jié)構(gòu)上實際相同，因此，這里僅討論主時鐘發(fā)生器單元12a。然而，這種討論顯然同樣適用于副時鐘發(fā)生器單元12b，除非另有說明。
圖1表示主時鐘發(fā)生器單元12a在輸入接收器16、18接收一個時鐘信號，該時鐘信號由時鐘振蕩器20(經(jīng)由緩沖器22)產(chǎn)生。輸入接收器16直接接收時鐘，由此提供一個EARLY_CLK信號。另一方面，輸入接收器18接收相同的時鐘信號，但通過(可變)延遲線24延遲3毫微秒，由此提供一個ON_TIME_CLK時鐘信號。
一個可以編排的分頻器30接收該ON_TIME_CLK時鐘信號，由此產(chǎn)生三個獨立的時鐘信號F_CLK，M_CLK和L_CLK，每個時鐘信號的頻率都不同。這些時鐘信號(F_CLK，M_CLK，L_CLK)被施加到一個用來復(fù)制每個時鐘信號的輸出配準(zhǔn)部分34，產(chǎn)生四組時鐘信號其中三組(DMC1，…，DMC4;DLC1，DLC2;和DFC1，…，DFC4)是M_CLK，L_CLK和F_CLK信號的復(fù)制器，第四組時鐘信號(MC1，…，MC16)由M_CLK信號產(chǎn)生。此外，輸出配準(zhǔn)部分34在一個輸出頻率組范圍內(nèi)保持時鐘信號的時滯盡可能低。
輸出配準(zhǔn)部分包括寄存器組34a、34b、34c和34d，如圖(例如圖4)所示，它們表示D型寄存器組，一個寄存器組用于來自主時鐘發(fā)生器單元12a的每個時鐘信號輸出。寄存器組34a，…，34d的寄存器接收由可以編排的分頻器30產(chǎn)生的、作為輸入數(shù)據(jù)的F_CLK、M_CLK、L_CLK信號。寄存器組34a，…，34d由EARLY_CLK時鐘信號或ON_TIME_CLK時鐘信號計時，來自于由ON_TIME_CLK信號計時的那些寄存器組的輸出時鐘信號，將同由EARLY_CLK信號計時的寄存器組產(chǎn)生的那些輸出信號產(chǎn)生延遲(時滯)，延遲量取決于延遲線24。輸出時鐘信號在離開主時鐘發(fā)生器單元12a之前，由線路驅(qū)動器38緩沖。
時鐘發(fā)生器系統(tǒng)10包括誤差檢測邏輯40，它接收來自主時鐘發(fā)生器單元12a的25個輸出時鐘信號，以及來自副時鐘發(fā)生器單元12b的實際上相同的25個輸出時鐘信號。誤差檢測邏輯40將每一個主時鐘輸出信號與其對應(yīng)的副時鐘輸出信號比較。當(dāng)檢測到失配時，誤差檢測邏輯將向所用的處理系統(tǒng)發(fā)一個ERROR信號，最好在此時終止操作。然而，此時仍有必要對誤差檢測和報告電路維持該時鐘信號，因此，誤差檢測邏輯還將產(chǎn)生一個NEED_RESET信號，它將耦合到主時鐘發(fā)生器單元12a的復(fù)位邏輯單元32。復(fù)位邏輯32操作產(chǎn)生的復(fù)位信號經(jīng)耦合，將主副時鐘發(fā)生器單元12a、12b的可以編排的分頻器30復(fù)位成相同的復(fù)位狀態(tài)，使之從檢測的誤差處恢復(fù)重新開始。
可見，可以編排的分頻器30能提供八分之一的ON_TIME_CLK信號。通過3位選擇總線42把信號傳送到可以編排的分頻器30，完成對時鐘速率的選擇。
順便說說，其中時鐘系統(tǒng)10被構(gòu)成用以補(bǔ)償當(dāng)采用專用集成電路(ASIC)器件(例如可以是“公司內(nèi)部”形成的器件，諸如具有用戶規(guī)定互連方式的門陣列器件)和非ASIC器件(例如在開放市場上可買到的器件)時所可能遇到的時滯。由于某些要求，ASIC器件在應(yīng)用于第一計時器件(例如寄存器)之前，可以包括對所接收時鐘信號的某些選通。另一方面，非ASIC器件可以包含直接接收所加時鐘信號的計時器件，由此相對ASIC器件的計時器件而言，實際上未加有延遲。這一差別或時滯正是其些輸出信號相對于其它輸出信號要予以補(bǔ)償?shù)臅r滯量。
如圖2所示，本發(fā)明的時鐘發(fā)生器系統(tǒng)10連同用非ASIC器件52、ASIC器件54和器件56這三個器件表示的多個其它集成電路器件一起裝在印刷電路板50上。時鐘系統(tǒng)10(例如主時鐘發(fā)生器單元12a，因為只有它將輸出時鐘信號提供給除誤差檢測邏輯40以外的其它器件)通過傳送輸出時鐘信號的印刷電路線路58耦合到其它器件52、54和56。
非ASIC器件52通?？梢允且环N現(xiàn)成的器件，例如微處理器芯片或類似器件，被構(gòu)建具有一個寄存器或連接另一種器件，以直接從器件的輸入接點52a接收時鐘信號。這樣，實際上不會遇到延遲。相反，ASIC器件54可能在接收時鐘信號的輸入接點54a與第一計時器件54b之間引入延遲。如果已知這種延遲，則可以達(dá)到補(bǔ)償?shù)哪康模@樣，由非ASIC器件52的第一計時元件(假定在輸入接點52a)發(fā)現(xiàn)的所接收時鐘信號的躍遷，將在實際時間(或以最小時滯)由ASIC器件54的計時器件54b所產(chǎn)生。這就是用EARLY_CLK信號以及延遲變換的EARLY_CLK信號和ON_TIME_CLK信號對輸出寄存器組34a，…，34d計時的功能。這樣，輸出信號組MC1，…，MC16作為時鐘信號用于這樣一種器件，它將從輸入端直接接收的時鐘信號加到計時器件的時鐘輸入端，而滯后(取決于延遲線24)的信號可以加到這樣一個器件，它在與第一計時器件相同之前將時滯施加在所接收的時鐘上。當(dāng)然，由延遲線24所產(chǎn)生的延遲將在ASIC器件收到第一計時器件54b的時鐘輸入之前，安排成用以匹配(和補(bǔ)償)施加在ASIC器件上的延遲(D)。
延遲線24是將印刷線路軌跡敷設(shè)在印刷線路板50上而形成的，并可通過修整該軌跡而加以調(diào)整。盡管對本領(lǐng)域的熟練人員而言量明顯的，但根據(jù)所用延遲的情況和環(huán)境，也可以采用其它形式的延遲(例如門延遲等等)。這里，本發(fā)明設(shè)計用振蕩器20產(chǎn)生100-200MHz數(shù)量級的時鐘信號。在這些頻率上，如下所述，0-3毫微秒的延遲已足以補(bǔ)償ASIC器件相對于非ASIC器件所產(chǎn)生的任何附加的時滯。
圖2還表示使時滯減至最小的另一種方法不管印刷線路板50上的器件位置相對于時鐘發(fā)生器系統(tǒng)的位置如何設(shè)置，每條單獨的印刷線路通路58的實際長度實質(zhì)上是相同的。在本發(fā)明中，該長度為25英寸。這樣，在由時鐘發(fā)生器系統(tǒng)10傳遞至器件52，…，56的輸出時鐘信號中，由通路58所體現(xiàn)的任何時滯實際上將是相等的。
本領(lǐng)域的熟練人員顯然可知，該通路的實際布局必須使一部分通路至另一部分通路，或各條通路之間的任何交叉耦合減至最小。
參見圖3，現(xiàn)在將更為詳細(xì)地說明可以編排的分頻器30。該可以編排的分頻器30的關(guān)鍵部件是一個八級環(huán)形計數(shù)器，它被構(gòu)成一個能使工作頻率達(dá)到最高的約翰遜計數(shù)器60。環(huán)形計數(shù)器60包括各別的觸發(fā)器60a，60b，…60h。每個觸發(fā)器60a，…，60h的輸出耦合至多路調(diào)制器(mux)64，其輸出返回到環(huán)形計數(shù)器60的第一級60a的數(shù)據(jù)(D)輸入端。
觸發(fā)器60a，60e，60f，60g和60h是通常設(shè)計的邊沿觸發(fā)(正時鐘脈沖躍遷)D型觸發(fā)器。觸發(fā)器60b，60c，和60d是邊沿觸發(fā)(正躍遷)掃描測試類觸發(fā)器，它們有兩個數(shù)據(jù)輸入端(數(shù)據(jù)(D)和測試入(TI))，其中只有一個數(shù)據(jù)輸入端可在任一個時間，通過施加到測試使能(TE)輸入端信號而使能。例如，參見觸發(fā)器60b，當(dāng)加到TE輸入端的信號(MASTER_RESET)為低時，加到數(shù)據(jù)(D)的數(shù)據(jù)信號將在加到其時鐘輸入端(用右邊指示的三角形符號表示)的時鐘信號上升躍變時，由觸發(fā)器接收并保持。另一方面，當(dāng)MASTERRESET為高時，觸發(fā)器將在其測試入(TI)輸入端接受數(shù)據(jù)信號。這樣，在圖3所示的環(huán)形計數(shù)器60的結(jié)構(gòu)中，當(dāng)MASTER_RESET為高時，觸發(fā)器60b-60d將接受來自鏈路中緊接前面觸發(fā)器的數(shù)據(jù)輸出端的數(shù)據(jù)。當(dāng)MASTER_RESET信號為低時，用頻率選擇邏輯66形成且施加在其數(shù)據(jù)(D)輸入端的數(shù)值預(yù)置觸發(fā)器60b-60d，為此，將在以下作進(jìn)一步的解釋。
環(huán)形計數(shù)器60接收ON_TIME_CLK并作分頻(除非另有說明，圖3所示的所有計時器件，即觸發(fā)器均在其時鐘輸入端接收ON_TIME_CLK信號)。環(huán)形計數(shù)器60產(chǎn)生三個獨立分頻的ON_TIME_CLK信號即頻率為ON_TIME_CLK信號頻率一半的快速時鐘(F_CLK)信號;頻率取決于選擇總線42上所接收的信號(x，y，z)的中速時鐘(M_CLK)信號;以及頻率總是為M_CLK信號一半的低速時鐘(L_CLK)信號。
在本發(fā)明的一個較佳實施例中，能夠形成振蕩器20(取決于所用的晶體，它是一種晶控振蕩器)。為此，如前所述，環(huán)形計數(shù)器60采用約翰遜計數(shù)器的形式，以使工作頻率達(dá)到最大。此外，出于同樣的理由，應(yīng)當(dāng)在分頻器環(huán)內(nèi)小心地減少邏輯電平。分頻器的分頻比取決于環(huán)的圖形以及環(huán)的長度。當(dāng)確定了MASTER_RESET信號(實際為低)后(即變低)，該圖形即被加到計數(shù)器60。
環(huán)形計數(shù)器的長度及由此得出的M_CLK和L_CLK信號的頻率，取決于8至1多路調(diào)制器64，調(diào)制器從計數(shù)器60a，…60h中的一個選擇所需的輸出。環(huán)形計數(shù)器60按如下方法預(yù)置通過在選擇總線42上確定一個或多個信號x，y，z來選擇所需的特定頻率。這些信號通過頻率選擇邏輯66加到觸發(fā)器60b、60c和60d的數(shù)據(jù)(D)輸入端。確定了MASTER_RESET信號(即變低)后，一方面將所需的數(shù)值設(shè)置在觸發(fā)器60b、60c和60d內(nèi)，另一方面將計數(shù)器60的其余觸發(fā)器清零。下面用表1說明計數(shù)器60的八種可能的分頻值，它們由x，y，z值導(dǎo)出，并列出了振蕩器頻率為100MHz、150MHz和200MHz的M_CLK值。
表1 輸入 振蕩器的MCLK值頻率
<p>表1表示對于給出的x，y，z值以及振蕩器20的100MHz、150MHz和200MHz的頻率值，由M_CLK信號所假設(shè)的頻率。如上所述，F(xiàn)_CLK信號的頻率為ON_TIME_CLK信號頻率的一半，它由反轉(zhuǎn)構(gòu)成的觸發(fā)器65形成，并通過多路調(diào)制器67a和觸發(fā)器67b耦合至輸出配準(zhǔn)部分34(圖1)。由環(huán)形計數(shù)器60產(chǎn)生的M_CLK信號從環(huán)形計數(shù)器的第一級(觸發(fā)器609)的輸出端取出，并通過觸發(fā)器68耦合到輸出配準(zhǔn)部分34(圖1)。最后，由EXCLUSIVE_OR結(jié)構(gòu)69a和觸發(fā)器69b形成L_CLK信號，其頻率為M_CLK信號頻率的一半。
x＝Y(jié)＝Z＝0條件使主、副時鐘發(fā)生器單元12a、12b可以編排的分頻器30復(fù)位到不同的值，以測試復(fù)位和誤差檢驗電路。
現(xiàn)在參見圖4，圖中更為詳細(xì)地顯示了輸出配準(zhǔn)部分24的寄存器級34a、34c和34d，以說明所有寄存器級的結(jié)構(gòu)和設(shè)計。雖然圖中未顯示寄存器級34b，應(yīng)該理解其結(jié)構(gòu)基本上與寄存器級34a、34c和/或34d相同。
輸出配準(zhǔn)部分34是造成每組輸出時鐘信號(例如MC1，…，MC16)內(nèi)低時滯的主要原因(如同以上所述，同時提供相對于另一組時鐘信號的一組時鐘信號的時滯)。如圖4所示，產(chǎn)生輸出時鐘信號DF1、DF2、DF3的F_CLK加到由EARLY_CLK時鐘信號計時的第一級D觸發(fā)器76。觸發(fā)器76的輸出加到由ON_TIME_CLK信號計時的三個觸發(fā)器78的數(shù)據(jù)(D)輸入端，有效地將F_CLK信號從EARLY_CLK狀態(tài)轉(zhuǎn)變到ON_TIME_CLK狀態(tài)。觸發(fā)器78輸出端從輸出寄存器34d提供三個時鐘信號DFC1、DFC2和DFC3。
按相同方式，輸出配準(zhǔn)組34c包括由EARLY_CLK信號計時的接收L_CLK信號的輸入觸發(fā)器80，它也由ON_TIME_CLK信號計時，以驅(qū)動輸出觸發(fā)器82。由輸出配準(zhǔn)組34c產(chǎn)生的輸出時鐘信號(DLC1，DLC2)像來自輸出配準(zhǔn)組34d的輸出時鐘信號一樣，處于ON_TIME_CLK信號狀態(tài)。這些輸出時鐘信號均用于非ASIC器件。
輸出配準(zhǔn)組34a同樣采用雙觸發(fā)器(84、86)結(jié)構(gòu)，其中每個觸發(fā)器的16個輸出時鐘信號由M_CLK信號產(chǎn)生，以減小負(fù)載和時滯。每個輸入觸發(fā)器84在其數(shù)據(jù)(D)輸入端76接收M_CLK信號，并由ON_TIME_CLK信號計時。每個輸出觸發(fā)器86接收相應(yīng)輸入觸發(fā)器84的輸出(Q)，并由EARLY_CLK信號計時。于是，與輸出配準(zhǔn)組34c和34d(以及34b，見圖1)產(chǎn)生的時鐘信號不一樣，由輸出配準(zhǔn)組34a產(chǎn)生的時鐘信號(MC1，…，MC16)處于EARLY_CLK狀態(tài)，并如前所述，它滯后于該輸出配準(zhǔn)組輸出的時鐘信號某一個量，具體取決于延遲線24。該輸出時鐘信號MC1，…，MC16用于ASIC器件，經(jīng)延遲后用以補(bǔ)償如前所述的該器件所固有的時滯。
參見圖5，所示的誤差檢測邏輯40包括一對耦合至誤差報告邏輯104的雙軌管道誤差樹100、102。誤差樹100接收來自主、副時鐘發(fā)生器單元12a、12b(處于ON_TIME_CLK時鐘狀態(tài))的那些時鐘信號，將來自主時鐘發(fā)生器單元12a的每個輸出時鐘信號與來自副時鐘發(fā)生器單元12b的孿生信號進(jìn)行比較。同樣，誤差樹102工作于EARLY_CLK狀態(tài)，以相互比較與EARLY_CLK時鐘信號(例如DMC1，…，DMC4)同步的那些主時鐘信號。如果在任何輸出信號及其孿生信號之間檢測到失配，該失配將由誤差報告邏輯104作為NEED_RESET和ERROR報告。
誤差樹100、102采用自校邏輯，有時候又稱為雙軌校驗器。如圖6所示，雙軌校驗器(DRC)通常由四個兩輸入端與門實現(xiàn)，兩輸入端與門驅(qū)動兩個兩輸入端或非門。如果輸入對A、B或C、D中有任一對不匹配，兩個輸出F、F將處于相同的數(shù)字狀態(tài)。反之，如果輸入對A、B和C、D匹配，輸出F、F將呈現(xiàn)互補(bǔ)狀態(tài)。
為了說明所用的管路，圖7示出了用于EARLY_CLK信號狀態(tài)的誤差樹的一個象征性部分。由于所期望的工作頻率以及所用誤差檢測(即DRC)的類型，誤差檢測工作必須以“逐步減弱”級進(jìn)行。如圖7所示，由主時鐘發(fā)生器單元12a提供的八個主時鐘信號輸出(MC1、MC2、…，MC8)及其由副時鐘發(fā)生器單元12b提供的輸出(MC′1，MC′2，…MC′8)由DRC單元116接收。每個主輸出時鐘信號(例如MC1)通過一個DRC單元116與副時鐘發(fā)生器單元12b提供的孿生信號(例如MC′1)比較。DRC單元116的輸出用來自主時鐘發(fā)生器單元12a(EARLY_CLK(M))和副時鐘發(fā)生器單元12b(EARLY_CLK(S))的EARLY_CLK信號，計時到第一層寄存器118。然后由DRC單元120這一層按同樣方式比較第一層寄存器118的輸出，比較結(jié)果計入下一層寄存器122。再者，寄存器122的這一層輸出用DRC單元124比較，比較結(jié)果計入最后一層寄存器126，其輸出產(chǎn)生早期誤差信號(E_ERR，E_ERR)。
當(dāng)然，本領(lǐng)域的熟練人員將會發(fā)現(xiàn)，由于要比較16個時鐘信號，所以誤差樹102的管路結(jié)構(gòu)將比圖示三層寄存器118、122和126更深。然而，為了簡化和便于理解，要比較的此類信號只示出8個，因而只有三層寄存器。圖7所示的結(jié)構(gòu)表示兩個誤差樹100和102的構(gòu)造。誤差樹100將按誤差樹102所述的相同方式產(chǎn)生誤差信號OT_ERR和OT_ERR。如果誤差樹100、102中的任一個未檢測到誤差，則誤差信號OT_ERR和OT_ERR(或E_ERR和E_ERR)的每一種狀態(tài)將是另一種狀態(tài)的補(bǔ)碼，反之，如果檢測到誤差，它們將呈現(xiàn)相同的狀態(tài)。
在繼續(xù)討論之前，說明哪些內(nèi)容對本領(lǐng)域熟練人員是明顯的將是有益的。在此設(shè)想的頻率(例如在數(shù)+兆赫范圍內(nèi))處，在主(或副)時鐘發(fā)生器單元12中傳遞的信號內(nèi)不會更多地產(chǎn)生時滯。這就是使任何一組輸出時鐘信號都具有很小時滯(有的話)的目的。這樣將應(yīng)考慮時鐘發(fā)生器單元12的布局。例如，從可以編排的分頻器至輸出配準(zhǔn)組的F_CLK、M_CLK和L_CLK信號通路應(yīng)保持基本上相等。這樣，任何一個輸出配準(zhǔn)組的不相等的通路長度，相對該組中的其它信號來說，將不會將時滯帶入該組中的某些信號。
誤差樹100用來檢驗處于ON_TIME_CLK狀態(tài)的那些輸出時鐘信號，它將產(chǎn)生的誤差信號(即E_ERR和E_ERR也處于該狀態(tài)。另一方面，誤差樹102用以校驗處于EARLY_CLK狀態(tài)的那些輸出時鐘信號，因此，其輸出誤差信號(OT_ERR和OT_ERR)將處于EARLY_CLK狀態(tài)。為了把它們組合起來，必須將一個或另一個信號從一個時鐘狀態(tài)轉(zhuǎn)變到另一個時鐘狀態(tài)。這是在誤差報告邏輯104內(nèi)完成的轉(zhuǎn)變。
圖8作了更為詳細(xì)的顯示，誤差報告邏輯104接收來自誤差樹100的輸出OT_ERR和OT_ERR，并首先將它們加到一對觸發(fā)器140，而將它們從ON_TIME_CLK狀態(tài)轉(zhuǎn)變到EARLY_CLK狀態(tài)。觸發(fā)器140中的一個由來自主時鐘發(fā)生器單元12a的EARLY_CLK(M)計時，另一個由來自副時鐘發(fā)生器12b的EARLY_CLK(S)信號計時。目前處于EARLY_CLK狀態(tài)的此對觸發(fā)器140的輸出被耦合至DRC單元142，用以作相互比較，并與誤差樹102產(chǎn)生的誤差信號比較。比較結(jié)果送到寄存器對144，然后通過掩碼邏輯146送到寄存器層148。由一個異一或門150比較寄存器148的輸出。任一所比較時鐘信號中的失配都將使異一或門150的輸出被確定，并使觸發(fā)器152置位，反過來又確定了NEED_RESET誤差信號。該NEED_RESET信號由一個J-K觸發(fā)器154鎖存，以產(chǎn)生該ERROR信號。下面將發(fā)現(xiàn)，該NEED_RESET信號將使時鐘發(fā)生器系統(tǒng)10復(fù)位。當(dāng)以上過程完成時，NEED_RESET信號將可以最終消失。然而，正是采用時鐘系統(tǒng)10的整個系統(tǒng)的這部分將要求一個更長久的誤差指示。ERROR信號提供了這樣一種長久指示。
掩碼邏輯146用于測試目的，當(dāng)確定了MASK信號后，任何時鐘信號失配都可忽略不計。采用類似方式，可以通過確定DISABLE信號來阻塞復(fù)位。
如前所述，通過復(fù)位邏輯30，可以用NEED_RESET信號對可以編排的分頻器30(圖1)復(fù)位，這在圖9中將有更詳細(xì)的表示。NEED_RESET信號由一個兩輸入端或非門160接收，其輸出耦合至一個脈沖展寬電路164，它包括四個觸發(fā)器166，并由來自主時鐘發(fā)生器12a的EARLY_CLK信號計時。觸發(fā)器166的每個輸出耦合至一個負(fù)向輸入或門168，其輸出耦合至觸發(fā)器170的數(shù)據(jù)(D)輸入端。
復(fù)位邏輯32用來同步主和副時鐘發(fā)生器單元12a、12b。為了保證檢測到NEED_RESET信號(它可以只是一個脈沖)，通過脈沖展寬電路164來展寬該脈沖。此外，由于可以編排的分頻器30是根據(jù)ON_TIME_CLK信號工作的，因此復(fù)位通路必須從EARLY_CLK狀態(tài)到ON_TIME_CLK狀態(tài)。然而，這種時鐘狀態(tài)轉(zhuǎn)變增加了一種可能性，即接收觸發(fā)器170輸出的電路在工藝、電壓、溫度和組延遲設(shè)置等組合中可能出現(xiàn)一種暫時穩(wěn)定的情況。這是不可避免的，但為了將發(fā)生這種暫時穩(wěn)定情況的可能性減到最小，采用一種由觸發(fā)器174(由來自主時鐘發(fā)生器12a的ON_TIME_CLK信號計時)所形成的三級同步器來接收觸發(fā)器170的輸出，以將誤操作的可能性減至最小。當(dāng)由與非門176檢測時，在最后兩級兩步器一致時才確定復(fù)位信號。
與非門176的輸出加到兩個觸發(fā)器180和182，觸發(fā)器由來自主時鐘發(fā)生器單元12a的ON_TIME_CLK信號計時。觸發(fā)器180確定的MASTER_RESET信號耦合至可以編排的分頻器30(圖1和3)，在此用來預(yù)置環(huán)形計數(shù)器60。一個實際上相同的復(fù)位信號即SHADOW_RESET信號，由觸發(fā)器182同步產(chǎn)生，它加到副時鐘發(fā)生器單元12b進(jìn)行類似操作。復(fù)位邏輯32為此不再重復(fù)。
圖9進(jìn)一步所示，或非門160接收一個RCC_RESET信號。這是一個用于測試目的的外部產(chǎn)生的信號，用以強(qiáng)行指示一個失配并復(fù)位時鐘發(fā)生系統(tǒng)10。
可見，特別在所預(yù)設(shè)的工作頻率(用于時鐘發(fā)生器20的50MHz-200MHz)上，各個輸出緩沖器，尤其是傳送主時鐘發(fā)生器單元12a所產(chǎn)生的時鐘信號的輸出緩沖器38，將受到電源(VDD)和接地(VSS)引線電感的影響。為了盡力平衡這些電感，由于時鐘信號是從形成時鐘發(fā)生器系統(tǒng)10的集成電路芯片上發(fā)射出來的，所以要將它們相互隔開。這樣，如圖10所示，來自該芯片的每個信號輸出(諸如圖10所示輸出時鐘信號MC1、MC2和MC3)都由電源(VDD)或接地(VSS)引線相互交替隔開。這雖然不能完成平衡電感量，但畢竟實現(xiàn)了平衡。
此外，上述預(yù)設(shè)的這些頻率，當(dāng)在25英寸印刷電路引線上從時鐘發(fā)生器系統(tǒng)10傳送到印刷電路板上的其它器件(例如圖2所示器件52、54、56)時，可能遇到反射，這將影響到所產(chǎn)生的時鐘信號非常小的升降時間，從而又產(chǎn)生時滯。還有，在通路傳播時間開始成為時鐘信號傳送時期中的一個重要部分時，即引起偏差或時滯。當(dāng)下一個躍遷開始時，狀態(tài)躍遷的能量仍呈現(xiàn)在通路上，由此導(dǎo)致兩個電波之間的干擾以及在通路接收端的躍遷時間差。
為了將這種時滯和偏差減至最小，利用一個并聯(lián)阻抗終端將負(fù)載電容與信號通路隔離開來。這樣，如圖11所示，電阻器R1和R2串聯(lián)連到電路板50的電源電壓(VDD)與地(VSS)之間(圖2)，并接近于通路58所連接器件的輸入端。此外，一串聯(lián)電阻器R3用來端接并聯(lián)端點與該端接點之間的通路58。
盡管太小的阻抗將增大反射系數(shù)，但端接阻抗的數(shù)值也不會很苛刻。如果阻抗太大，經(jīng)由電阻和器件任何輸入電容形成的RC網(wǎng)絡(luò)的延遲將過長并引起時滯。
如圖所示，所用端子結(jié)合兩個150歐姆電阻器形成并聯(lián)端子(R1和R2)以及一個5歐姆串聯(lián)電阻器。
權(quán)利要求
1.一種多頻輸出時鐘發(fā)生器系統(tǒng)，其特征在于包括一對時鐘發(fā)生裝置，其中每個時鐘發(fā)生裝置產(chǎn)生具有至少兩個頻率的多個時鐘信號，該多個時鐘信號的每個信號由該對時鐘信號中的一個信號產(chǎn)生，它具有由該對時鐘信號中的另一個信號所產(chǎn)生的一個相應(yīng)的、實際上相同的時鐘信號，該對時鐘發(fā)生裝置被構(gòu)建以鎖定步進(jìn)同步方式工作；耦合以接收所述時鐘信號的誤差檢測裝置，它用以將由該對時鐘信號中的一個信號所產(chǎn)生的多個時鐘信號中的每個信號與該對時鐘發(fā)生裝置的另一個所產(chǎn)生的相應(yīng)一個時鐘信號進(jìn)行比較，所述誤差檢測裝置包括當(dāng)在任何時鐘信號之間檢測到失配時，用以產(chǎn)生一誤差信號的裝置；以及響應(yīng)于所述誤差信號，用以將該對時鐘發(fā)生裝置重新置成一個預(yù)定狀態(tài)的復(fù)位裝置。
2.如權(quán)利要求1所述的多頻輸出時鐘發(fā)生器系統(tǒng)，其特征在于，所述誤差檢測裝置包括自校邏輯，它用以對由該對時鐘信號中的一個信號所產(chǎn)生的多個時鐘信號中的每個信號與該對時鐘發(fā)生裝置中的另一個信號所產(chǎn)生的相應(yīng)一個時鐘信號進(jìn)行比較。
3.如權(quán)利要求2所述的多頻輸出時鐘發(fā)生器系統(tǒng)，其特征在于包括多個形成管路結(jié)構(gòu)的寄存器裝置。
4.如權(quán)利要求1所述的多頻輸出時鐘發(fā)生器系統(tǒng)，其特征在于包括用以產(chǎn)生第一時鐘信號的振蕩器裝置，接收該第一時鐘信號、用以產(chǎn)生一延遲的第一時鐘信號的延遲裝置，該第一時鐘信號和延遲的第一時鐘信號耦合至產(chǎn)生多個時鐘信號的該對時鐘發(fā)生器裝置，該多個時鐘信號的某些信號同該多個時鐘信號的其它信號有一個延遲量，所述延遲量取決于所述延遲裝置。
全文摘要
一種用以產(chǎn)生若干多頻數(shù)字時鐘信號，將它們分配到若干同步計時器件的時鐘發(fā)生器系統(tǒng)，包括以鎖定方式操作的兩個獨立但實際上相同構(gòu)成的時鐘發(fā)生器單元。該發(fā)生器單元之一的數(shù)字時鐘信號輸出分配至該同步計時器件以及一誤差檢測電路，后者還接收來自另一時鐘發(fā)生器單元的數(shù)字時鐘信號進(jìn)行相互比較。當(dāng)檢測到誤差時，該誤差檢測電路將產(chǎn)生一個誤差信號，以暫停應(yīng)用本時鐘發(fā)生器系統(tǒng)的系統(tǒng)的操作，并使時鐘發(fā)生器復(fù)位。
文檔編號G06F11/16GK1102892SQ9410670
公開日1995年5月24日 申請日期1994年7月2日 優(yōu)先權(quán)日1993年7月2日
發(fā)明者拉塞爾·N·米羅夫, 迪克·恩戈克·列, 弗蘭克·米卡勞斯卡斯, C·約翰·格列本肯珀, 金英·夸恩 申請人:協(xié)力計算機(jī)股份有限公司