專利名稱：信號處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及第一信號處理器，該信號處理器包括一數(shù)據(jù)處理單元，處理單元包括通過算術(shù)或邏輯運算對數(shù)據(jù)進行處理的處理裝置，本發(fā)明同樣涉及包含有信號處理器的無線電收發(fā)兩用機，該信號處理器包含帶有處理裝置的數(shù)據(jù)處理單元通過算術(shù)或邏輯操作進行處理數(shù)據(jù)。
供車輛使用的無線電收發(fā)兩用機能執(zhí)行復(fù)雜的算法以實時處理語音，一般而言為該目的使用信號處理器，另一種可能的技術(shù)方案是使用為該應(yīng)用專門發(fā)展的特殊芯片，信號處理器應(yīng)用的其它領(lǐng)域是例如音頻，視頻，醫(yī)學(xué)和自動化技術(shù)。從由M.Kappelan和H.Mucke。發(fā)表的無線電雜志16/1993，頁66至69，題目為“數(shù)字信號處理器的第一部分完成特別要求的處理器”可以知道由已公開段落所定義的信號處理器類型，該處理器包括一個數(shù)據(jù)處理單元，該單元通過兩個數(shù)據(jù)總線耦連到兩個數(shù)據(jù)存儲器。尋址單元通過兩個地址總線對存儲在數(shù)據(jù)存儲器內(nèi)的數(shù)據(jù)進行尋址，通過兩個數(shù)據(jù)總線該尋址的數(shù)據(jù)加到數(shù)據(jù)處理單元。數(shù)據(jù)處理單元是由在輸入側(cè)的乘法器，加法器和累加器組成的。作為乘法器可以從兩個數(shù)據(jù)總線同時接收要相乘的數(shù)據(jù)，在一個指令周期內(nèi)數(shù)據(jù)可以一塊相乘和相加。
一些信號處理器具有數(shù)據(jù)處理單元，該單元能夠在一個指令周期內(nèi)乘以兩個被接收的數(shù)據(jù)，并且能夠?qū)λ@得的積與先前累加器的內(nèi)容加以求和，能夠用該和重寫累加器的內(nèi)容。在另一處理器中，僅能使用緩沖的前一指令周期乘積的結(jié)果進行相加。由于額外的緩沖器，初始化這樣信號處理器的數(shù)據(jù)處理單元需要附加的指令周期，數(shù)據(jù)處理單元通過管道處理方法對數(shù)據(jù)進行處理，在該方法中所接收的數(shù)據(jù)在不同的階段，即不同的指令周期內(nèi)加以處理。為此目地，兩級管道處理的數(shù)據(jù)處理單元具有兩個接收寄存器和一個輸出寄存器的累加器，在特定的信號處理器內(nèi)附加的緩沖存儲器是必要的并將在以后加以解釋，這樣就形成了三級管道處理。
計算兩個數(shù)據(jù)矢量的積和或標(biāo)量積是這類信號處理器的典型應(yīng)用，例如，當(dāng)計算自相關(guān)函數(shù)和交叉相關(guān)函數(shù)時，或用FIR濾波器處理數(shù)字信號的時候，當(dāng)算法需要很多的計算時間而又要實時執(zhí)行的情況下，例如，在數(shù)字移動式收音機中，現(xiàn)有技術(shù)的信號處理器的計算速度不能滿足要求，通過并行連接另一個數(shù)據(jù)處理單元而該另一單元通過附加的數(shù)據(jù)總線獲得數(shù)據(jù)的方法提高計算速度需要很多電路和費用。
因此，本發(fā)明的目的是提供一信號處理器，僅需增加很少的電路和費用就可以增加它的計算速度。
在開頭那段內(nèi)所定義的那類信號處理器中該目標(biāo)是如此完成的，其中至少一個與第一數(shù)據(jù)處理單元并聯(lián)操作的第二處理單元包括一個處理裝置，該裝置處理從加到第一處理單元的數(shù)據(jù)中推演出來的處理數(shù)據(jù)。
和僅具有一個信號處理單元的信號處理器相比較，該信號處理器對所有下述情況都具有增加的計算速度，這里加到第一數(shù)據(jù)處理單元的數(shù)據(jù)，或第一數(shù)據(jù)處理單元對這些施加的數(shù)據(jù)加以推演而獲得的中間值和輸出值均被至少與第一數(shù)據(jù)處理單元相并聯(lián)的另一個數(shù)據(jù)處理單元加以求值。為此目的，每一其它的以該方式操作的數(shù)據(jù)處理單元耦連到第一數(shù)據(jù)處理單元，進而，通過至少另一數(shù)據(jù)處理單元把第三個數(shù)據(jù)處理單元耦連到第一數(shù)據(jù)處理單元這具有特別的優(yōu)點，在該情況下，輸入值，即加到第一數(shù)據(jù)處理單元的數(shù)據(jù)，第一處理單元的中間值和輸出值分別地被轉(zhuǎn)送到第二數(shù)據(jù)處理單元，第二處理單元的輸入數(shù)據(jù)，中間值或輸出值被轉(zhuǎn)送到第三數(shù)據(jù)處理單元?？蓪⒌诙?shù)據(jù)處理單元或第三數(shù)據(jù)處理單元的輸入，中間值或輸出值加到第四個數(shù)據(jù)處理單元。以這樣的方式就可以連接任意數(shù)目的相互并聯(lián)操作的其它數(shù)據(jù)處理單元。除了把數(shù)據(jù)提供給第一數(shù)據(jù)處理單元的數(shù)據(jù)總線之外這樣的信號處理器不需要進一步的數(shù)據(jù)總線。附加的電路實質(zhì)上限于獲得其它的數(shù)據(jù)處理單元。和實現(xiàn)附加數(shù)據(jù)總線相比較，特別是獲得一信號處理器而增加的所需芯片的表面是小的。在數(shù)據(jù)處理單元所執(zhí)行的算術(shù)運算是乘除法和加減法，而邏輯運算的例子是與，非，或，或異-或組合。
在本發(fā)明所提供的實施例中，在同一個或另一個指令周期中，加到第一個數(shù)據(jù)處理單元的處理裝置的數(shù)據(jù)也被加到至少另一個數(shù)據(jù)處理單元的處理裝置中。
在許多情況下數(shù)據(jù)處理單元使用其分量等于要被處理的數(shù)據(jù)的矢量去計算結(jié)果，在其數(shù)目對應(yīng)那個特定數(shù)據(jù)矢量的分量的若干指令周期內(nèi)可以確定各個結(jié)果。如果用第一數(shù)據(jù)處理單元對一個數(shù)據(jù)矢量進行處理以確定一個結(jié)果，那末該矢量的分量僅部分地需要以確定進一步的結(jié)果，和如果在特定諸數(shù)據(jù)矢量中相同數(shù)據(jù)的位置變化了，使用諸處理單元在不同的指令周期內(nèi)處理相同的數(shù)據(jù)才有意義，以便用不同的數(shù)據(jù)處理單元可以同時進行求結(jié)果的計算。如有必要，隨時間移位數(shù)據(jù)可以簡單地通過緩沖數(shù)據(jù)加以實現(xiàn)。
在本發(fā)明提供的實施例中，第一數(shù)據(jù)總線耦連到第一和至少另一數(shù)據(jù)處理單元的數(shù)據(jù)處理裝置，其中，第二數(shù)據(jù)總線耦連到第一數(shù)據(jù)處理單元的數(shù)據(jù)處理裝置，并通過安排在每一個其它數(shù)據(jù)處理單元的諸存儲器裝置耦連到每一個其它數(shù)據(jù)處理單元的數(shù)據(jù)處理裝置以緩沖數(shù)據(jù)；和其中，如果存在著多個其它數(shù)據(jù)處理單元的話，所有的存儲器裝置串聯(lián)連接。
許多信號處理器包括兩個數(shù)據(jù)總線和一個信號處理單元。使用數(shù)據(jù)總線能同時地把數(shù)據(jù)傳送到安放在處理單元內(nèi)的乘法器，該乘法器能在一個指令周期內(nèi)求出兩個數(shù)據(jù)的積。本發(fā)明優(yōu)先應(yīng)用于這些信號處理器，并且由此增加了計算速度而無需其它的數(shù)據(jù)總線。信號處理器的擴展局限于在這樣信號處理器的芯片上再增加至少另一個信號處理單元，這在技術(shù)上是簡單的。在實施例中所描述的第一數(shù)據(jù)總線把數(shù)據(jù)提供給第一和至少另外一個數(shù)據(jù)處理單元，這些處理單元通過在為此而設(shè)置的處理裝置對數(shù)據(jù)進行同時的處理。第二數(shù)據(jù)總線把數(shù)據(jù)加到第一數(shù)據(jù)處理單元的數(shù)據(jù)處理裝置，和通過緩沖數(shù)據(jù)的存儲裝置送到每一個另外數(shù)據(jù)處理單元的處理裝置。如果提供多于一個的另外數(shù)據(jù)處理單元，所有的存儲器裝置均串聯(lián)連接以緩沖數(shù)據(jù)，以這樣的方式由第二數(shù)據(jù)總線傳送的數(shù)據(jù)隨著時間移位，即在不同的指令周期內(nèi)由諸數(shù)據(jù)處理單元加以處理。
計算自相關(guān)函數(shù)，交叉相關(guān)函數(shù)和用FIR濾波器的數(shù)字濾波可以作為這些信號處理器的典型應(yīng)用，對于這些應(yīng)用從數(shù)據(jù)矢量中形成標(biāo)量積是必要的，數(shù)據(jù)處理單元在此用來從所提供的數(shù)據(jù)形成乘積和對乘積進行求和。為了確保這些函數(shù)的適當(dāng)運算，最好是在數(shù)據(jù)處理單元內(nèi)用來處理數(shù)據(jù)的諸處理裝置的各在輸入側(cè)設(shè)置一乘法器，乘法器的輸出耦合到算術(shù)/邏輯單元的第一輸入，算述/邏輯單元的第二輸入端耦聯(lián)到累加器輸出端和輸出端耦合到累加器的輸入。在輸入端接收的數(shù)據(jù)首先由乘法器進行乘的運算和然后在算術(shù)/邏輯單元和累加器的協(xié)助下一塊進行加法運算，在本情況下使用算術(shù)/邏輯單元作為加法器，為了不把信號處理器局限為這里所描述的，即乘積求和的功能，也把其它的算術(shù)或邏輯功能提供給第一數(shù)據(jù)處理單元的算術(shù)/邏輯單元。
為了限制實現(xiàn)信號處理器的電路成本，每一個其它數(shù)據(jù)處理單元的算術(shù)/邏輯單元最好被安排為加法器/減法器。
該簡化的實施例對于計算標(biāo)量積的典型應(yīng)用是足夠了，僅對第一數(shù)據(jù)處理單元的算術(shù)邏輯單元提供多種算術(shù)的或邏輯的運算，這樣可以對信號處理器進行編程和使其使用通用化。
發(fā)明的實施例將參照附圖加以解釋。


圖1.示出了信號處理器的方框圖，圖2示出了圖1信號處理器的部分，和圖3示出了具有圖1和2給出的信號處理器的數(shù)字無線電話的電路框圖。
圖1的信號處理器具有多個功能單元耦聯(lián)到其上面的總線系統(tǒng)1?？偩€系統(tǒng)具有傳送數(shù)據(jù)，地址和傳送信號的諸總線。例如，總線系統(tǒng)1具有數(shù)據(jù)總線系統(tǒng)和在此不加以詳細(xì)描述的程序總線，尋址單元2向存儲器單元3提供地址，以此讀出相關(guān)的存儲內(nèi)容。存儲單元3一般是由ROM和/或RAM構(gòu)成的，進而這里提供了第一和第二數(shù)據(jù)處理單元4和5，它們用來處理由存儲單元3讀出的數(shù)據(jù)，處理單元5并不直接連到總線系統(tǒng)1的數(shù)據(jù)總線系統(tǒng)，但通過第一數(shù)據(jù)處理單元4接收數(shù)據(jù)，程序存儲單元6通過程序總線連接到與總線系統(tǒng)1相連接的諸單元。
進而，外圍單元7連接到總線系統(tǒng)1，該單元具有輸入輸出單元?？刂茊卧?通過控制線連接到與總統(tǒng)系統(tǒng)1相連接的諸單元，控制單元8控制程序流動和協(xié)調(diào)單元2至7對總線系統(tǒng)1的使用。
圖2示出了在圖1的信號處理器的更多細(xì)節(jié)，存儲單元3具有第一數(shù)據(jù)存儲器3a和第二數(shù)據(jù)存儲器3b，第一數(shù)據(jù)存儲器3a耦連到第一數(shù)據(jù)總線9和第二數(shù)據(jù)存儲器3b耦連到第二數(shù)據(jù)總線10，設(shè)置在尋址單元2內(nèi)的第一和第二尋址單元2a和2b用來向第一數(shù)據(jù)存儲器3a和第二數(shù)據(jù)存儲器3b提供地址。
進而，給出了第一和第二數(shù)據(jù)處理單元4和5的結(jié)構(gòu)。在第一數(shù)據(jù)處理單元4的輸入側(cè)設(shè)置了從第一數(shù)據(jù)總線9接收數(shù)據(jù)的第1寄存器11，第2寄存器12從第二數(shù)據(jù)總線10接收數(shù)據(jù)，兩個寄存器11和12用來緩沖所接收的數(shù)據(jù)，從寄存器11和12所接收的數(shù)據(jù)被乘法器13執(zhí)行乘法運算和并且由乘法器所形成的乘積P1通過寄存器20送到算術(shù)/邏輯單元14的第一輸入。執(zhí)行加法器或減法器功能的算術(shù)邏輯單元14的第二個輸入端接收累加器15的存儲內(nèi)容，并且累加器的內(nèi)容叉由算術(shù)/邏輯單元14的輸出值加以重寫。信號處理器也可以編程，使得算術(shù)/邏輯單元14執(zhí)行其它的算術(shù)或邏輯運算。進而，算術(shù)/邏輯單元14的第一個輸入可以直接接收從寄存器11來的數(shù)據(jù)，而不接收乘法器13輸出的數(shù)據(jù)，從寄存器12的輸出到算術(shù)/邏輯單元14的第二輸入的直連代替到乘法器13的輸入。累加器15的輸出不是通過期數(shù)據(jù)總線9就是通過第2數(shù)據(jù)總線10分別地連接到存儲單元3，數(shù)據(jù)總線9和10也用來把數(shù)據(jù)從存儲單元3傳送到累加器15，例如，例如初始化累加器。
第2數(shù)據(jù)處理單元5具有寄存器16，該寄存器接收在第二寄存器12緩沖的數(shù)據(jù)，并且緩沖它們和把它們傳送給乘法器17，乘法器17另外接收在第一寄存器內(nèi)緩沖的數(shù)據(jù)，從第一寄存器11的輸出和從第三寄存器16的輸出所獲得的數(shù)據(jù)被相乘，相乘的結(jié)果P2通過寄存器21饋送到算術(shù)/邏輯單元18的第一輸入，算術(shù)/邏輯單元18的第二輸入耦連到累加器19的輸出，該累加器被算術(shù)/邏輯單元18的輸出值加以重寫，在本例中該算術(shù)/邏輯單元18是簡單的加法器/減法器，該單元可以但不一定非要執(zhí)行其它的功能。類似于累加器15，通過第一或第二數(shù)據(jù)總線9或10累加器19耦連到存儲單元3。
該信號處理器特別適合計算下列形式的許多n標(biāo)量積c(i)=d(i)+Σj=0m-1a(j)*b(j+i),i=0,1,······,n-1]]>a(j)和b(j+i)是能夠被解釋為具有m維的兩矢量a和 的分量的數(shù)據(jù)，數(shù)據(jù)矢量a類似地用來計算所有的標(biāo)量積c(i)。不同數(shù)據(jù)矢量 的數(shù)在該情況下是如，它對應(yīng)著要被計算的標(biāo)量積c(i)。用來計算標(biāo)量c(i)的數(shù)據(jù)矢量 的諸分量部分地是相同的，這可以從公式中呈現(xiàn)出來。值d(i)表示相關(guān)的兩個累加器15和19被初始化并且開始計算兩個標(biāo)量積c(i)和c(i-1)的初始值(在本實施例中該值是0)。具體而言，當(dāng)計算自相關(guān)函數(shù)和交叉相關(guān)函數(shù)時和使用FIR濾波器計算數(shù)字濾波時，就形成了這樣的標(biāo)量積。
參看下表，通過計算標(biāo)量積c(0)和c(10)的例子進一步闡述平行地計算兩個標(biāo)量積。
表
在表第一欄的行1至m＋3用來解釋信號處理器所需要的指令周期為m＋3。X1和X2分別表示寄存器12和16的輸出值和存儲的內(nèi)容。Y對應(yīng)著寄存器11輸出所呈現(xiàn)的值。乘法器13和17的乘積在欄P1和P2內(nèi)描述。a1和a2是累加器15和19的存儲內(nèi)容。在計算兩個矢量積c(i)之前，在d(i)＝0時對a1和a2進行初始化而并不損失其一般性。參看圖2進一步解釋的信號處理器依照管道處理原理對數(shù)據(jù)進行處理。在本例中使用三級管道處理，即數(shù)據(jù)處理單元有三級。使用數(shù)據(jù)總線9和10轉(zhuǎn)送的數(shù)據(jù)在連續(xù)的三個指令周期內(nèi)通過該三級。在第一級內(nèi)數(shù)據(jù)加到安置在輸入側(cè)的寄存器11，12和16內(nèi)。在第二級由乘法器13和17對在前一指令周期內(nèi)存在寄存器11，12和16的數(shù)據(jù)進行乘法運算并同時形成乘積P1和P2，該乘積P1和P2緩沖在寄存器20和21內(nèi)。在第三級在前一指令周期緩沖在寄存器20和21內(nèi)的乘積P1和P2被同時加到累加器15和19的內(nèi)容。包括象本發(fā)明實施例那樣在寄存器20和21進行緩沖的管道過程的第二級在所有信號處理單元內(nèi)都是必要的，它們的數(shù)據(jù)處理單元不能在一個指令周期內(nèi)執(zhí)行對從累加器15和19的內(nèi)容所形成的積進行求和和乘法運算。在信號處理器內(nèi)如果進行該運算，第二級或分別在寄存器20和21進行緩沖可以省略。
數(shù)據(jù)總線9和10把存儲在數(shù)據(jù)存儲器3a和3b的數(shù)據(jù)提供給寄存器11和12。為了為特定的指令周期讀出必要的數(shù)據(jù)，尋址單元2以程序控制方式向數(shù)據(jù)存儲器3a和3b提供必要的地址。為了計算標(biāo)量積c(0)和c(1)，在最初的三個指令周期內(nèi)先進行初始化。
在第一個指令周期內(nèi)數(shù)據(jù)存儲器3b傳送值b(0)至寄存器12，在第二個指令周期內(nèi)值b(0)再轉(zhuǎn)送到第二數(shù)據(jù)處理單元5的寄存器16。數(shù)據(jù)a(0)和b(1)從數(shù)據(jù)存儲器3a和3b讀出并寫入到第一數(shù)據(jù)處理單元4的寄存器11和12。
在第三個指令周期乘法器13從先前第二指令周期的寄存器11和12的存儲內(nèi)容產(chǎn)生乘積P1＝a(0)*b(1)和把P1存入寄存器20。乘法器17從先前第二指令周期的寄存器11和16的存儲內(nèi)容產(chǎn)生乘積P2＝a(0)*b(0)和把P2存入寄存器21。類似前面的指令周期，寄存器16的存儲內(nèi)容由寄存器12的存儲內(nèi)容加以重寫。現(xiàn)在就可以進一步寫入數(shù)據(jù)a(1)和b(2)到寄存器11和12。
隨著所描述的最初三個指令周期初始化就結(jié)束了，在第一指令周期內(nèi)寄存器11和16有確定的存儲內(nèi)容，在第一和第二指令周期內(nèi)存儲在寄存器20和21的值P1和P2是不確定的，在初始化過程中累加器15和19的存儲內(nèi)容分別被置為d(1)和d(0)，在本例中即為值零。
在第四個指令周期這里首先對在先一個指令周期內(nèi)由乘法器13和17所確定現(xiàn)存在累加器15和19內(nèi)的乘積P1和P2進行求和。進一步的數(shù)據(jù)處理類似于上面描述的信號處理器的操作和能夠從與圖2相關(guān)的表中得到。在指令周期m＋3累加器15和19的存儲內(nèi)容a1和a2等于標(biāo)量積c(1)和c(0)，標(biāo)量積通過數(shù)據(jù)總線9和10傳送到存儲單元3，并且存在那里以供進一步的處理。然后，下兩個標(biāo)量積c(2)和c(3)的計算可以平行地進行。
如果忽略初始化的幾個指令周期，當(dāng)進行所說類型的標(biāo)量計算時，和僅具有單個數(shù)據(jù)處理單元的信號處理相比較，本信號處理器提供了加倍的計算速度。在原理上，如果計算標(biāo)量積所需的數(shù)據(jù)也至少部分地用來計算一個或各種其它的標(biāo)量積的話，總是可以實現(xiàn)計算速度的增加。
為了增加計算速度，具有和第二數(shù)據(jù)處理單元5類似結(jié)構(gòu)的其它數(shù)據(jù)處理單元(未示出)可以包含在信號處理器內(nèi)。這些其它數(shù)據(jù)處理單元的所有輸入側(cè)寄存器均與寄存器12和16串聯(lián)連接，寄存器11的輸出連接到所有數(shù)據(jù)處理單元乘法器的輸入，附加數(shù)據(jù)處理單元所計算的標(biāo)量積通過數(shù)據(jù)總線9或10轉(zhuǎn)送到存儲單元3并存在那里以供近一步的處理。最好，第二數(shù)據(jù)處理單元5和任何其它數(shù)據(jù)處理單元均不需要附加的數(shù)據(jù)總線，這樣附加的電路就微不足道了。
寄存器11，12，20和21分別用來確保無誤的管道處理，使用足夠快的信號處理器，兩級管道處理可以實現(xiàn)，這樣寄存器20和21就變?yōu)槿哂嗟牧恕?br> 在圖3所示的數(shù)字無線電話的電路方框圖電路具有發(fā)射和接收通路，從話筒30接收到的語音信號通過模擬-數(shù)字轉(zhuǎn)換器31轉(zhuǎn)換為二進制編碼的數(shù)據(jù)字，數(shù)據(jù)字送到信號處理器32，在圖3內(nèi)的信號處理器32的方框33至39表示由信號處理器所執(zhí)行的各種功能，框33對由模擬-數(shù)字轉(zhuǎn)換器31產(chǎn)生的數(shù)據(jù)塊進行語音編碼，此后框34執(zhí)行信道編碼而最后框35執(zhí)行加密。這些加密的數(shù)據(jù)字是在調(diào)制器40內(nèi)進行GMSK調(diào)制。該調(diào)制器連接到信號處理器32的輸出，此后，調(diào)制的數(shù)字信號在數(shù)字-模擬轉(zhuǎn)換器41內(nèi)轉(zhuǎn)換為模擬調(diào)制的信號。這此調(diào)制的模擬信號加到發(fā)射電路42，該電路產(chǎn)生無線電信號并且通過天線43被輻射出去。這樣描述的路徑表示數(shù)字無線電話的發(fā)射路徑。
數(shù)字無線電話的接收路徑將描述如下從天線44接收的模擬無線電信號在接收電路45內(nèi)進行處理和模擬調(diào)制信號加到模擬-數(shù)字轉(zhuǎn)換器46。由模擬-數(shù)字轉(zhuǎn)換器46產(chǎn)生的數(shù)字調(diào)制信號在解調(diào)器47內(nèi)解調(diào)和加到信號處理器32。在信號處理器32內(nèi)的框39表示解調(diào)信號的以后量化。然后，框38內(nèi)執(zhí)行解密。在框37內(nèi)信道解碼和在框36內(nèi)語言解碼以后，信號處理器32將數(shù)字?jǐn)?shù)據(jù)字加到數(shù)字-模擬轉(zhuǎn)換器48，該轉(zhuǎn)換器把模擬語言信號加到揚聲器49。
信號處理器32不僅僅作為無線電話在移動無線電站的移動站內(nèi)使用，而且還可以在這樣系統(tǒng)的基站內(nèi)使用。參考圖2解釋的信號處理器的結(jié)構(gòu)進而并不局限到信號處理器。例如該結(jié)構(gòu)還可以在專門為移動無線(移動站和基站)的無線收發(fā)兩用機發(fā)展的微處理機或芯片內(nèi)實現(xiàn)。
權(quán)利要求
1.包括第一數(shù)據(jù)處理單元(4)的信號處理器，該第一數(shù)據(jù)處理單元包括通過算術(shù)或邏輯運算對數(shù)據(jù)進行處理的處理裝置(13，14，15)，其特征是，與第一數(shù)據(jù)處理單元(4)并聯(lián)操作的至少一第二數(shù)據(jù)處理單元(5)包括對從加到第一數(shù)據(jù)處理單元(4)的那些數(shù)據(jù)推演的數(shù)據(jù)進行處理的處理裝置(17，18，19)。
2.權(quán)利要求1的信號處理器，其特征是，加到第一數(shù)據(jù)處理單元(4)的處理裝置(13，14，15)的數(shù)據(jù)在同一個指令周期內(nèi)也加到至少一其它數(shù)據(jù)處理單元(5)的處理裝置上(17，18，19)。
3.權(quán)利要求1或2的信號處理器，其特征在于，加到第一數(shù)據(jù)處理單元(4)的處理裝置(13，14，15)的數(shù)據(jù)在另一指令周期內(nèi)加到至少一其它數(shù)據(jù)處理單元(5)的處理裝置(17，18，19)。
4.權(quán)利要求1至3中任一個的信號處理器，其特征是，第一數(shù)據(jù)總線(9)耦接到第一和至少另一個數(shù)據(jù)處理單元(4，5)的數(shù)據(jù)處理裝置(13，14，15)，第二數(shù)據(jù)總線(10)耦接到第一數(shù)據(jù)處理單元(4)的數(shù)據(jù)處理裝置(13，14，15)，并且通過安置在每一個其它數(shù)據(jù)處理單元(5)的存儲裝置，耦接到每一其它數(shù)據(jù)處理單元(95)的數(shù)據(jù)處理裝置，以緩沖數(shù)據(jù)，如果有多個其它的數(shù)據(jù)處理單元，所有這些存儲裝置(16)均串聯(lián)連接。
5.權(quán)利要求1至4中任一個的信號處理器，其特征是，配置數(shù)據(jù)處理單元(4，5)從所提供的數(shù)據(jù)形成乘積和對乘積進行求和。
6.權(quán)利要求5的信號處理器，其特征是，在數(shù)據(jù)處理單元(4，5)內(nèi)的數(shù)據(jù)處理裝置(13，14，15，17，18，19)在其輸入側(cè)具有-乘法器(13，17)，該乘法器的輸出耦連到算術(shù)/邏輯單元(14，18)的第一輸入端，該算術(shù)/邏輯單元(14，18)第二輸入端耦連到累加器(15，19)的輸出端，該算術(shù)/邏輯單元(14，18)的輸出端耦連到累加器的輸入端(15，19)。
7.權(quán)利要求5或6的信號處理器，其特征是，在每一其它數(shù)據(jù)處理單元(5)的算術(shù)/邏輯單元(18)均設(shè)置為一加法器/減法器。
8.具有信號處理器的無線收發(fā)兩用機，該信號處理器具有通過算術(shù)或邏輯運算對數(shù)據(jù)進行處理的處理裝置(13，14，15)的一第1數(shù)據(jù)數(shù)理單元(4)，其特征是，與數(shù)據(jù)處理單元(4)并行操作的至少一其它數(shù)據(jù)處理單元(5)具有對從加到第一數(shù)據(jù)處理單元(4)的數(shù)據(jù)中推演出的數(shù)據(jù)進行處理的處理裝置(17，18，19)。
全文摘要
信號處理器包括第一數(shù)據(jù)處理單元，處理單元包括通過算術(shù)或邏輯操作對數(shù)據(jù)進行處理的處理裝置和具有該信號處理器的無線收發(fā)兩用機。為增加計算速度，特別是增加計算相關(guān)函數(shù)，或交叉相關(guān)函數(shù)或用FIR濾波器的數(shù)字濾波器的速度，提供與第一數(shù)據(jù)處理單元(4)并聯(lián)的至少一其它數(shù)據(jù)處理單元(5)，單元(5)包括通過算術(shù)或邏輯操作對從加到第一數(shù)據(jù)處理單元(4)的數(shù)據(jù)中推演出的數(shù)據(jù)進行處理的處理裝置(17，18，19)。
文檔編號G06F9/38GK1120201SQ94120060
公開日1996年4月10日 申請日期1994年12月23日 優(yōu)先權(quán)日1993年12月23日
發(fā)明者D·洛倫茲, H·包爾, R·迪埃什, K·赫爾偉格 申請人:菲利浦電子有限公司