專利名稱：算術(shù)級(jí)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于形成各一位信號(hào)與各系數(shù)的積的和的算術(shù)級(jí)。這種1位信號(hào)的積的和是在諸如包括第n級(jí)戴爾塔-希格馬調(diào)制器的1位信號(hào)處理器中計(jì)算出來(lái)的。本發(fā)明的實(shí)施例涉及這種1位信號(hào)處理器。本發(fā)明的優(yōu)選實(shí)施例涉及音頻信號(hào)處理，但本發(fā)明卻并不局限于音頻信號(hào)處理器。
下面參照附

圖1、2和3來(lái)描述本發(fā)明的背景，其中，圖1為已知的戴爾塔—希格馬調(diào)制器的方框圖，圖2為作為第n級(jí)濾波器部分而構(gòu)成的戴爾塔—希格馬調(diào)制器的方框圖，而圖3為噪聲整形特性。
已經(jīng)知道可以通過(guò)以至少為耐奎斯特率采樣模擬信號(hào)和由m位數(shù)對(duì)采樣的幅度編碼來(lái)將模擬信號(hào)轉(zhuǎn)換成數(shù)字形式。因此，如果m＝8，采樣就量化為8位的精度。一般來(lái)說(shuō)m可以為等于或大于1的任意位數(shù)。
為了量化成僅有1位，據(jù)知提供了“希格馬—戴爾塔模/數(shù)轉(zhuǎn)換器”或“戴爾塔—希格馬模/數(shù)轉(zhuǎn)換器”的?！獢?shù)轉(zhuǎn)換器(ADC)。此處采用了名詞“戴爾塔—希格馬”。這種ADC已在由德克薩斯儀器公司的Craig Marven和Gillian Ewers以ISBN 0-904.047-00-8公開(kāi)的“數(shù)字信號(hào)處理的簡(jiǎn)單方法”中描述了。
見(jiàn)圖1的這種ADC，模擬輸入信號(hào)與1位輸出信號(hào)的積分(希格馬)間的差(戴爾塔)饋給1位量化器3。輸出信號(hào)包括邏輯值0和1的位，并分別代表為-1和+1的實(shí)際值。積分器3將1位的輸出累加，這樣其中所存儲(chǔ)的值則跟隨于模擬信號(hào)的值。量化器3隨著每個(gè)位的產(chǎn)生將累加值增加(+1)1位或減少(-1)1位。ADC需要很高的采樣來(lái)產(chǎn)生輸出位流，其累加值跟隨于模擬信號(hào)。
下面的描述及權(quán)利要求中的“1位”信號(hào)意味著信號(hào)被量化成諸如由戴爾塔-希格馬ADC產(chǎn)生的1位數(shù)的精度。
構(gòu)成n級(jí)濾波部分直接處理1位信號(hào)的戴爾塔-希格馬調(diào)制器(DSM)是由N.M.Casey和James A.S.Angus在1993年10月7-10日于紐約的第95屆AES會(huì)議上的為名“音頻信號(hào)的1位數(shù)字處理”的論文中提出的。圖2示出這種DSM濾波部分的第3級(jí)(n＝3)的電路圖。
見(jiàn)圖2，DSM具有一個(gè)1位音頻信號(hào)的輸入端4以及產(chǎn)生處理后的1位信號(hào)的輸出端5。1位信號(hào)的位由已知的未示出的鐘控裝置經(jīng)DSM所鐘控。輸出1位信號(hào)是由諸如具有零閾值電平的比較器的1位量化器所產(chǎn)生的。DSM具有3級(jí)，每級(jí)包括連接到輸入端4的第一1位乘法器a1、a2、a3，連接到輸出端5的第二1位乘法器C1、C2、C3，加法器61，62，63和積分器71，72，73。
1位乘法器將所接收的1位信號(hào)乘以P位系數(shù)A1、A2、A3、C1、C2、C3，產(chǎn)生P位乘積，這些乘積由加法器61、62、63相加且和加到積分器7上。在加法器62、63的中間級(jí)中也將處理級(jí)積分器的輸出相加。未級(jí)包括連接到輸入端的另一個(gè)1位乘法器A4，它使輸入信號(hào)被P位系數(shù)A4相乘，加法器64將乘積加到處理級(jí)的積分器73的輸出上。其和加到量化器2上。
在DSM中，兩個(gè)的互補(bǔ)算術(shù)裝置可用來(lái)代表正和負(fù)的P位數(shù)。量化器Q的輸入可為正的，在輸出量化為+1(邏輯1)，或負(fù)的，在輸出量化為-1(邏輯0)。
在Casey和Angus的文章中“1位處理器將產(chǎn)生一個(gè)1位的輸出，該輸出包含在不可接受程度的噪聲中所隱藏的音頻信號(hào)中，并且急需使量化的噪聲被適當(dāng)?shù)卣巍?，隱藏音頻信號(hào)的噪聲是由量化器Q產(chǎn)生的量化噪聲。
量化器Q可以是加法器，其第一輸入端接收音頻信號(hào)而第二輸入端接收基本上與音頻信號(hào)無(wú)關(guān)的隨機(jī)位流(量化噪聲)。在這種電路方案下，在輸入端4接收的音頻信號(hào)由乘法器a1、a2、a3、a4正向饋給輸出端5并由乘法器C1、C2、C3從輸出端5反饋回來(lái)。因此，系數(shù)A1至A4限定了音頻信號(hào)Z變換傳輸函數(shù)的零，而系數(shù)C1-C3限定了音頻信號(hào)的傳輸函數(shù)的極。
然而噪聲信號(hào)是由乘法器C1-C3從量化器上反饋來(lái)的，這樣，系數(shù)C1-C3限定噪聲信號(hào)的傳輸函數(shù)的極。
系數(shù)A1-A4和C1-C3在其它所要的特性中首選來(lái)提供電路的穩(wěn)定性。
系數(shù)C1-C3用作噪聲整形方面，從而如圖3實(shí)線31所示使音帶中的量化噪聲減至最少。
系數(shù)A1-A4和C1-C3也用于所需的音頻信號(hào)處理特性。
系數(shù)A1-A4和C1-C3的選擇可由下列因素促成a)找出所需濾波特性的Z變換H(Z)，例如噪聲整形函數(shù)；和b)將H(Z)變換成系數(shù)。
以上可以由R.W.Adams等人在Journal of Audio EngineeringSociety，1991年7/8月的39卷第7/8中的文章“Theory and PracticalImplementation of a Fifth Order Sigma-Delta A/D Converter”中描述的方法來(lái)實(shí)現(xiàn)。還可以由在上面已有技術(shù)部分的描述中所描述的Angus和Casey的文章中的方法來(lái)實(shí)現(xiàn)。說(shuō)明分析第五級(jí)DSM和用于計(jì)算所需濾波特性的系數(shù)。
圖12示出第五級(jí)、DSM，它具有系數(shù)a-f和A-E，加法器6和積分器7。積分器7的每一個(gè)都提供一個(gè)單位的延遲。積分器的輸出從左到右由S-W來(lái)代表。對(duì)DSM的輸入是一個(gè)信號(hào)X(n)，其中n代表采樣的鐘控序列中的一個(gè)采樣。對(duì)量化器Q的輸入是由Y(n)代表的，它也是DSM的輸出信號(hào)。分析是基于一種工作模式，即假定量化器Q是一個(gè)簡(jiǎn)單的加法器，它將隨機(jī)噪聲加到處理后的信號(hào)上。因此在此分析中將忽略量化器。
信號(hào)Y(n)＝fx(n)+w(n)，即采樣(n)的輸出信號(hào)Y(n)為輸入信號(hào)X(n)乘以系數(shù)f再加處理積分器7的輸出W(n)。
將同一原則用于積分器7的每個(gè)輸出信號(hào)上而產(chǎn)生方程組1。
y[n]＝fx[n]+W[n]w[n]＝w[n-1]+ex[n-1]+Ey[n-1]+v[n-1]v[n]＝v[n-1]+dx[n-1]+Dy[n-1]+u[n-1]u[n]＝u[n-1]+cx[n-1]+Cy[n-1]+t[n-1]t[n]＝t[n-1]+bx[n-1]+By[n-1]+s[n-1]s[n]＝s[n-1]+ax[n-1]+Ay[n-1]這些方程經(jīng)過(guò)Z變換后得方程組2。
y(z)＝fx(z)+W(z)W(z)(1-z-1)＝z-1(eX(z)+EY(z)+V(z))V(z)(1-z-1)＝z-1(dX(z)+DY(z)+U(z))U(z)(1-z-1)＝z-1(cX(z)+CY(z)+T(z))T(z)(1-z-1)＝z-1(bX(z)+BY(z)+S(z))S(z)(1-z-1)＝z-1(aX(z)+AY(z))Z變換方程可解成Y(z)為X(z)的單一函數(shù)(方程3)。Y(z)=fX(z)+z-1(1-z-1)(eX(z)+EY(z)+]]>z-11-z-1(dX(z)+DY(z)+]]>z-11-z-1(cX(z)+CY(z)+]]>z-11-z-1(bX(z)+BY(z)+]]>z-11-z-1(aX(z)+AY(z))))))]]>這可被重新表達(dá)成方程4，DSM的所需傳輸數(shù)可被表達(dá)成串連形式Y(jié)(z)X(z)]]>則方程4為Y(z)X(z)=α0+α1z-1+α2z-2+α3z-3+α4z-4+α5z-5β0+β1z-1+β2z-2+β3z-3+β4z-4+β5z-5]]>=f(1-z-1)3+z-1e(1-z-1)4+z-2d(1-z-1)3+z-3c(1-z-1)2+z-1b(1-z-1)+z-5a(1-z-1)5-z-1E(1-z-1)4-z-2D(1--1x)3-z-3C(1-z-1)2-z-4B(1-z-1)-Z-5A]]>
解方程4可以從系數(shù)α0-α5中得出系數(shù)f-a，從系數(shù)β0-β5中得出系數(shù)E-A，系數(shù)αn和βn以已知方式選擇以提供所需的傳輸函數(shù)。
f僅是分子中的Z0項(xiàng)，因此f＝α0。
隨后從左邊的分子中減去α0(1-z-1)5項(xiàng)，得到算出的α0+α1z-1…+…α5Z-5-α0(1-z-1)5。
與此類(lèi)似從右邊分子中減去f(1-z-1)5。隨后e是唯一的z-1項(xiàng)，并與在左邊分子中計(jì)算出來(lái)的對(duì)應(yīng)α1相等。
這個(gè)處理過(guò)程對(duì)分子中的所有項(xiàng)重復(fù)進(jìn)行。
這個(gè)處理過(guò)程對(duì)分母中的所有項(xiàng)重復(fù)進(jìn)行。
在濾波器部分通過(guò)使用1位乘法器來(lái)避免P位乘法的同時(shí)，位流的位率隨著系數(shù)與1位信號(hào)積的和的快速產(chǎn)生而相應(yīng)地要求提高。
根據(jù)本發(fā)明的一個(gè)方面，提供一種用于形成兩個(gè)1位信號(hào)A和B與其系數(shù)X和Y乘積的和AX+BY的算術(shù)級(jí)，該和具有4個(gè)值+X+Y、+X-Y、-X+Y和-X-Y，每個(gè)值具有P位，其中，P至少為2，該處理器包括形成真值表的裝置，用于將A和B的四個(gè)邏輯狀態(tài)邏輯上與代表所述值中各個(gè)值的對(duì)應(yīng)的四組P位值相關(guān)，該形成真值表的裝置具有用于接收A和B的輸入端以及用輸出與所述輸入端上接收的狀態(tài)A和B對(duì)應(yīng)的成組的P位值。
根據(jù)本發(fā)明的另一方面，提供一種用于形成兩個(gè)1位信號(hào)A和B與其系數(shù)X和Y乘積的和AX+BY的算術(shù)級(jí)，該和具有4個(gè)值+X+Y、+X-Y、-X+Y和-X-Y，每個(gè)值具有P位，該級(jí)包括邏輯電路和多個(gè)邏輯門(mén)，該邏輯電路具有兩個(gè)用于接收分別有P輸出的A和B的輸入端，P輸出端輸出和的各個(gè)P位值，邏輯電路實(shí)現(xiàn)邏輯功能，使A和B的四個(gè)邏輯狀態(tài)與代表和AX+BY的四組P位值相關(guān)。
這使得無(wú)需昂貴的P位乘法器和較慢工作的全位加法器就可以根據(jù)1位信號(hào)A和B快速產(chǎn)生所需的算術(shù)函數(shù)。
為了更好地理解本發(fā)明，下面參照附圖4至11來(lái)描述本發(fā)明。
圖4為DSM的積分器級(jí)的示意方框圖；圖5為與1位輸入信號(hào)A和B的狀態(tài)相關(guān)的真值表，示出信號(hào)A和B與各系數(shù)積的和；圖6為實(shí)現(xiàn)圖5的真值表的邏輯電路；圖7A和7B為另一組真值表和實(shí)現(xiàn)該組真值表的邏輯電路，并示出固定點(diǎn)算法；圖8示出總的邏輯電路；圖9為用于存儲(chǔ)查尋表的存儲(chǔ)裝置的示意圖；圖10和11為與可變系數(shù)一起使用的算術(shù)級(jí)的示意性方框圖。
見(jiàn)圖4，所示的積分器級(jí)在功能上與圖2已知的DSM的積分器級(jí)相對(duì)應(yīng)。兩個(gè)1位信號(hào)A和B從諸如DSM的輸入端4和DSM的輸端出5加到算術(shù)級(jí)40上。所示出的算術(shù)級(jí)具有第一1位乘法器a1、該乘法器將1位信號(hào)A乘以P位系數(shù)X、第二1位乘法器C1，它將1位信號(hào)B乘以P位系數(shù)Y、和加法器6，它形成和AX+BY。
在根據(jù)本發(fā)明所示實(shí)施例的效果中，算術(shù)級(jí)中存儲(chǔ)了所有可能的和值A(chǔ)X+BY。校正值是由在輸入端的狀態(tài)A和B來(lái)選的。它使將要產(chǎn)生的和非?？斓禺a(chǎn)生。真值表可以由“硬接”(hard-wired)的邏輯電路來(lái)表示，其中X和Y如圖6或7B所示是固定的。
另外，真值表也可以存儲(chǔ)為在由圖9中所示的A和B尋址的適當(dāng)?shù)拇鎯?chǔ)器中的查尋表。如果系數(shù)是固定的，則存儲(chǔ)器可以是ROM。系數(shù)可以是可變的，且存儲(chǔ)器可以是可接線的存儲(chǔ)器。在實(shí)施例中，計(jì)算電路響應(yīng)于可變系數(shù)的瞬時(shí)值來(lái)計(jì)算存儲(chǔ)在存儲(chǔ)器中的對(duì)應(yīng)真值表。隨后由信號(hào)A和B尋址真值表。
和AX+BY饋給積分器7。該積分器還包括加法器41和單位延遲器42。
單位延遲器42的輸出反饋給累加AX+BY的積分的加法器41。
和AX+BY可為諸如P位數(shù)的。
A和B的每一個(gè)都具有分別代表+1和-1的邏輯狀態(tài)1和0。因此和具有每個(gè)為P位的四個(gè)可能值A(chǔ)B+X+Y 11+X-Y 10-X+Y 01-X-Y 00根據(jù)本發(fā)明，和AX+BY的每位都為狀態(tài)A和B的邏輯函數(shù)。例如，考慮到固定系數(shù)X＝7和Y＝3，并且表示為以2的補(bǔ)碼形式出現(xiàn)的具有位b1-b5的5位數(shù)字b5b4b3b2b1+7＝00111+3＝00011-7＝11001-3＝11101見(jiàn)圖5，其中X＝7且Y＝3并對(duì)應(yīng)位b1-b5的四個(gè)可能的和值A(chǔ)X+BY與對(duì)應(yīng)的邏輯狀態(tài)A和B一起表示出來(lái)。將會(huì)發(fā)現(xiàn)諸如欄b3及欄A和B為一個(gè)門(mén)的真值表。欄b2及欄A和B為符合計(jì)數(shù)門(mén)(c)真值表。
在圖5的實(shí)例中，欄b4等于B而欄b1不管狀態(tài)A和B均為邏輯0。欄b5等于非A。
因此根據(jù)本發(fā)明的實(shí)施例，算術(shù)級(jí)40可以由圖6的邏輯電路實(shí)現(xiàn)，其中位b4是通過(guò)將輸出b4經(jīng)直接連接電路60與輸入端B耦合而產(chǎn)生的；
位b3是由與非門(mén)61產(chǎn)生的；位b2是由符合計(jì)數(shù)門(mén)62產(chǎn)生的；位b1是通過(guò)將輸出b1經(jīng)連接電路60耦合到邏輯“0”的源上產(chǎn)生的，而位b5為由具有作為輸入端A的非門(mén)產(chǎn)生的。
在本發(fā)明當(dāng)前的優(yōu)選實(shí)施例中，系數(shù)X和Y具有可為正或負(fù)的非整數(shù)值。系數(shù)是以放在適當(dāng)位置處的二進(jìn)制點(diǎn)在固定點(diǎn)2的補(bǔ)碼算法中實(shí)現(xiàn)的。可以存儲(chǔ)在每個(gè)積分級(jí)的積分器7中的最大值預(yù)先是知道的。二進(jìn)制點(diǎn)放置在能存儲(chǔ)最大積分器值的適當(dāng)位置。
見(jiàn)圖7A和7B的采用固定點(diǎn)非整數(shù)值的實(shí)例，令X＝1.5且Y＝0.5。
圖7A示出最終的真值表而圖7B示出相等同的邏輯電路。
見(jiàn)圖8，由P邏輯門(mén)G1-Gp產(chǎn)生P位的和AX+BY，其固定的邏輯功能取決于固定值X和Y。從圖6可以證明，本文中所指的門(mén)可以是b1中的簡(jiǎn)單連接電路或b4中的固定邏輯值的源。
不需要提供硬線連接的邏輯門(mén)來(lái)實(shí)現(xiàn)對(duì)A和B四個(gè)狀態(tài)來(lái)計(jì)算AX+BY而獲得的真值表。
真值表可簡(jiǎn)單地存儲(chǔ)為可由如圖P所示的A和B尋址諸如ROM的存儲(chǔ)器中的查尋表。
前面的描述是關(guān)于系數(shù)A和Y的固定值的。在本發(fā)明的進(jìn)一步的實(shí)施例中，X和Y是可變的?？勺兿禂?shù)是在包括如共同申請(qǐng)的申請(qǐng)9624671.5中的DSM的1位信號(hào)處理器中產(chǎn)生的，該信號(hào)處理器為一個(gè)信號(hào)混頻器。
見(jiàn)圖10，可變系數(shù)X和Y是由系數(shù)發(fā)生器100產(chǎn)生的并被饋給處理器101。處理器101針對(duì)1位信號(hào)A和B的四種狀態(tài)的每一狀態(tài)計(jì)算P位的和AX+BY。四個(gè)狀態(tài)的每個(gè)狀態(tài)的P位構(gòu)成如圖5或7A所示的真值表。真值表存儲(chǔ)在圖10方框40所表示的存儲(chǔ)器中，與圖4的算術(shù)級(jí)40相對(duì)應(yīng)。真值表存儲(chǔ)為由A和B尋址的查尋表。輸入到存儲(chǔ)器40中的A和B的狀態(tài)從真值表中選擇P位的適當(dāng)?shù)慕M，它是作為適當(dāng)?shù)暮虯X+BY而輸出的并饋給DSM算法器級(jí)的積分器7。
見(jiàn)圖11，在優(yōu)選實(shí)施例中，提供了至少兩個(gè)存儲(chǔ)器401和402。如果系數(shù)X和Y變化，在存儲(chǔ)器101中計(jì)算連續(xù)的真值表并交替地存儲(chǔ)在存儲(chǔ)器401和402中。1位信號(hào)經(jīng)過(guò)輸入乘法器111交替地饋到存儲(chǔ)器401和402中并經(jīng)過(guò)輸出乘法器交替地從存儲(chǔ)器中輸出。存儲(chǔ)器通過(guò)也控制乘法器的控制處理器403根據(jù)A和B將和的位寫(xiě)入真值表和從真值表中讀出。
在諸如402的存儲(chǔ)器接收輸入A和B以讀出和的同時(shí)，其它存儲(chǔ)器接收新的真值表。
在信號(hào)A和B尋址存儲(chǔ)器401時(shí)，針對(duì)X和Y的下組值重新計(jì)算真值表并存儲(chǔ)在隨后由A和B尋址的存儲(chǔ)器402中。通過(guò)交替存儲(chǔ)器401和402，可以快速地算出針對(duì)X和Y變化值的和AX和BY。
處理器101用于計(jì)算真值表而系數(shù)發(fā)生器100可由圖10中102所代表的可編程計(jì)算機(jī)來(lái)實(shí)現(xiàn)。
可寫(xiě)存儲(chǔ)器40、401和402可以是可編程的門(mén)陣列。
權(quán)利要求
1.一種用于形成兩個(gè)1位信號(hào)A和B與其系數(shù)X和Y乘積的和AX+BY的算術(shù)級(jí)，該和具有4個(gè)值+X+Y、+X-Y、-X+Y和-X-Y，每個(gè)值具有P位，其中，P至少為2，該處理器包括形成真值表的裝置，用于將A和B的四個(gè)邏輯狀態(tài)邏輯上與代表所述值中各個(gè)值的對(duì)應(yīng)的四組P位值相關(guān)，該形成真值表的裝置具有用于接收A和B的輸入端以及用輸出與所述輸入端上接收的狀態(tài)A和B對(duì)應(yīng)的成組的P位值。
2.如權(quán)利要求1的級(jí)，其特征在于用于形成真值表的裝置包括存儲(chǔ)真值表的存儲(chǔ)裝置，以及由信號(hào)A和B尋址的表。
3.如權(quán)利要求1或2的級(jí)，其特征在于系數(shù)X和Y以至真值表是固定的。
4.如權(quán)利要求1或2的級(jí)，其特征在于至少系數(shù)X和Y之一以至真值表是可變的。
5.如權(quán)利要求4的級(jí)，其特征在于還包括響應(yīng)于系數(shù)X和Y用來(lái)計(jì)算真值表的裝置。
6.如權(quán)利要求5的級(jí)，其特征在于它包括一對(duì)真值表形成裝置以及用于使真值表存儲(chǔ)在所述形成裝置之一中的控制裝置，與此同時(shí)由所述1位信號(hào)A和B尋址其它部分以將所述和輸出并且反應(yīng)亦然。
7.一種用于形成兩個(gè)1位信號(hào)A和B與其系數(shù)X和Y乘積的和AX+BY的算術(shù)級(jí)，該和具有4個(gè)值+X+Y、+X-Y、-X+Y和-X-Y，每個(gè)值具有P位，該級(jí)包括邏輯電路和多個(gè)邏輯門(mén)，該邏輯電路具有兩個(gè)用于接收分別有P輸出的A和B的輸入端，P輸出端輸出和的各個(gè)P位值，邏輯電路實(shí)現(xiàn)邏輯功能，使A和B的四個(gè)邏輯狀態(tài)與代表和AX+BY的四組P位值相關(guān)。
8.如權(quán)利要求7的算術(shù)級(jí)，其特征在于邏輯電路包括P邏輯門(mén)。
9.一種用于形成兩個(gè)1位信號(hào)值的算術(shù)函數(shù)的算術(shù)級(jí)，該函數(shù)具有四個(gè)取決于兩個(gè)1位信號(hào)的值的值，每個(gè)值具有P位，其中P至少為2，該級(jí)包括形成真值表的裝置，邏輯地將A和B的四個(gè)邏輯狀態(tài)與代表所述值的每一個(gè)的四組P位值相關(guān)，該形成裝置具有用于接收A和B的輸入端和用于輸出與所述輸入端接收的A和B狀態(tài)對(duì)應(yīng)的成組的P位值的輸出端。
10.一種包括如前述權(quán)利要求所要求的算術(shù)級(jí)的戴爾塔-希格馬調(diào)制器。
11.一種包括如權(quán)利要求10的戴爾塔-希爾馬調(diào)制器的音頻信號(hào)處理器。
全文摘要
一種計(jì)算AX+BY和的算術(shù)級(jí),其中A和B為1位信號(hào)而X和Y的P位系數(shù)X=7且Y=3,對(duì)應(yīng)b
文檔編號(hào)G06F7/00GK1188931SQ9712263
公開(kāi)日1998年7月29日 申請(qǐng)日期1997年11月27日 優(yōu)先權(quán)日1997年11月27日
發(fā)明者P·C·伊斯泰, C·斯萊特, P·D·蘇爾佩 申請(qǐng)人:索尼英國(guó)有限公司