專利名稱：可重新配置的計算系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于可重新配置的計算，尤其是但并不僅是關(guān)于場可編程門陣列(FPGA)和類似的體系結(jié)構(gòu)。
可重配置門陣列，也稱之為場可編程門陣列(FPGA)在工業(yè)上被廣泛用于實(shí)現(xiàn)各種數(shù)字電路。應(yīng)用范圍包括計算機(jī)，工作站，控制系統(tǒng)等。一典型的傳統(tǒng)FPGA裝置包含有多個被配置來滿足特定設(shè)計要求的邏輯單元。一未經(jīng)編程的FPGA含有如后面所述的預(yù)定的邏輯單元結(jié)構(gòu)。每一個所述單元均被配置來執(zhí)行一特定任務(wù)(一邏輯電路)以實(shí)現(xiàn)所希望的功能性，編程信息通常以一相對緩慢的過程被串行裝載進(jìn)FPGA(一些裝置被通過8位寬的總線裝載，仍然為一非常緩慢的過程)，在此只要對裝置加電，它即被一般作為分布式靜態(tài)RAM(SRAM)的配置存儲元件保持。在內(nèi)部該裝置也可在電源接通時遵循一包括前述的重配置數(shù)據(jù)的緩慢串行裝載的預(yù)定編程序列來加以重配置。作為示例，Xilinx公司的裝置XC4025，一傳統(tǒng)的FPGA，要求422128位的編程信息和約需42ms來完成編程(即重新配置)此裝置。在裝置的尺寸增加時，這一延時增大。
對于某些應(yīng)用，在FPGA僅在加電時被一次編程和重新配置非問題關(guān)鍵時，這種相當(dāng)大的配置時間通常是可允許的。但是它無法滿足一些如果重新配置時間被大大降低時能明顯改善運(yùn)行性能的其他應(yīng)用的需要。這一問題在所有類型的應(yīng)用中是普遍存在的，包括實(shí)時仿真，協(xié)同處理器，數(shù)字信號處理和各種其他算法，等等。
本發(fā)明的目的是消除當(dāng)前的重配置限制和有關(guān)的問題和在降低成本下能顯著增強(qiáng)系統(tǒng)運(yùn)行性能，使得能由提供飛擊式可變芯片或其他邏輯層次結(jié)構(gòu)來實(shí)現(xiàn)對許多應(yīng)用的基本上的通用。
大量這樣的系統(tǒng)設(shè)計，特別是在高速計算機(jī)和工作站中，由于功能單元的固定結(jié)構(gòu)嚴(yán)重地阻礙它們的特定范疇之外的任何操作的運(yùn)行性能，對一定類別的應(yīng)用例如仿真，運(yùn)行性能受到限制。這些問題可用最好的“飛擊式”可重新配置性來解決，但由于重新配置所需時間它仍未得到解決。
這樣，對某些被廣泛應(yīng)用的需要能作動態(tài)再配置邏輯的低成本高性能機(jī)器的可能性基本上仍不明朗，即，直至本發(fā)明的出現(xiàn)才提供一種新穎的自我修正飛擊式可重配置的FPGA體系結(jié)構(gòu)，消除這些問題從而以顯著降低的成本大大增強(qiáng)運(yùn)行性能。
雖然下面為更好地理解這些問題和本發(fā)明克服它們的方式，給出說明性仿真和協(xié)作處理器應(yīng)用作為示例，本發(fā)明絲毫沒有意圖認(rèn)為被僅限于這些舉例范圍。
仿真應(yīng)用舉例很大的數(shù)字集成電路設(shè)計在其昂貴和費(fèi)時的制造周期之前被加以仿真來使糾正制造后的功能的機(jī)會最大化。該設(shè)計在高性能技術(shù)工作站上以提供激勵和觀察應(yīng)答來針對所有可能的輸入條件作擴(kuò)大的檢驗(yàn)。如果此應(yīng)答不符合預(yù)期結(jié)果，即對設(shè)計檢驗(yàn)以糾正。繼續(xù)這一重復(fù)過程直至所有可能的情況均得到驗(yàn)證。仿真是極費(fèi)時、昂貴的，并增加進(jìn)入市場的時間，但這一問題是設(shè)計方法的關(guān)鍵部分而現(xiàn)今利用將大的仿真任務(wù)在多個工程師中加以分割然后編輯結(jié)果來管理，這是一非常易於出錯的過程，雖然它確實(shí)以實(shí)質(zhì)上較高的成本提高了任務(wù)的速度。新近利用Intel Pentium微處理器浮點(diǎn)單元的失敗即是恰當(dāng)?shù)睦C。
作為一例，考慮被設(shè)計為下一代的CPU在二個時鐘周期內(nèi)對二個32位數(shù)相加的新的高速功能單元。它的基于軟件的門級仿真在一高速工作站上將需要數(shù)千個時鐘周期。當(dāng)對這樣的新功能單元設(shè)計需要驗(yàn)證多重操作周期時，所得的延遲較實(shí)際設(shè)計的操作惡化數(shù)個數(shù)量級，耗費(fèi)整個仿真的相當(dāng)多的時間。
這一問題的另一途徑是“設(shè)計仿真”(例如QuickTum公司的仿真手冊中所介紹的)，在此，一設(shè)計被映射在通過外部硬件連接的很大數(shù)量的傳統(tǒng)的FPGA上，再實(shí)時地以較運(yùn)行速度低得多的速度運(yùn)行。這種仿真設(shè)備極為昂貴，需要長時間來建立各仿真周期，而有時根本不能映射實(shí)際的設(shè)計，因而未得到廣泛應(yīng)用。
計算應(yīng)用舉例現(xiàn)在考慮一為作背景說明的計算應(yīng)用示例，其中，一復(fù)雜的遞歸64位乘法運(yùn)算功能性要由一另外的功能性來仿效，并要由-32位CPU執(zhí)行1024個取樣。由于CPU沒有專用單元來執(zhí)行這一任務(wù)，它被分割成包括64位乘算的多步驟32位實(shí)現(xiàn)在內(nèi)的各種子任務(wù)并由執(zhí)行多重32位加算將結(jié)果加到另一64位部分。此過程重復(fù)1024次。很明顯這種執(zhí)行耗費(fèi)相當(dāng)大的CPU時間，從而大大降低運(yùn)行性能。
事實(shí)上本發(fā)明正是針對有效地解決這些和類似的問題，相信本發(fā)明是開發(fā)新型FPGA和相關(guān)體系結(jié)構(gòu)和方法中的一個突破，它a以體系結(jié)構(gòu)刷新提供飛擊式可重配置性而不完全依靠裝置速度；b.提供自修正能力以便能實(shí)現(xiàn)高效高速流水線作業(yè)；c.在芯片內(nèi)部存儲大量的配置信息；d.為所提供功能設(shè)置低管腳數(shù)量；e.因管腳減少而能相應(yīng)地降低成本；以及f.提供簡單的系統(tǒng)接口以最小化設(shè)計工作量。
因而，本發(fā)明一個目的就是提供一能排除包括上述這些的現(xiàn)有重新配置性限制及相關(guān)問題的采用新穎的基于DRAM的配置控制結(jié)構(gòu)的新型完善的可作動態(tài)配置的門陣列系統(tǒng)、體系結(jié)構(gòu)和方法，而同時低成本地大大增強(qiáng)系統(tǒng)運(yùn)行性能，從而使得能對眾多的應(yīng)用基本上通用。
另一目的是提供一根據(jù)預(yù)定標(biāo)準(zhǔn)能自己修正邏輯實(shí)施的方法和設(shè)備。
再一目的是提供這樣的新型系統(tǒng)，其中，在FPGA內(nèi)部有可供應(yīng)用的大量存儲器并以小數(shù)量管腳加以訪問，從而使得能在明顯低的成本下重新配置時間較之傳統(tǒng)措施快4個數(shù)量級。
還有一個目的是提供一基于這種新穎體系結(jié)構(gòu)的在非重配置和重新配置應(yīng)用中同樣有效工作的系統(tǒng)。
其他的目的將在下面說明并在所附權(quán)利要求中作更具體的描述。
從一個主要觀點(diǎn)出發(fā)，總的說本發(fā)明是增強(qiáng)一種配置可編程邏輯單元陣列的方法，其中每個單元各自具有被一相關(guān)的配置位存儲器所控制的邏輯功能，它包括在一DRAM芯中存儲定義多重程序配置的位信息；連接總線到此陣列以利用定義所希望配置的位信息使得能對單元的配置位存儲器作DRAM行寬裝載；和根據(jù)一配置命令至少一次一行地由DRAM芯檢索配置位信息和在該單元的位存儲器中裝載這樣的信息以控制對應(yīng)的單元邏輯功能來實(shí)現(xiàn)所希望的配置編程。
后面詳細(xì)說明優(yōu)選和最佳方式設(shè)計和技術(shù)。
現(xiàn)在結(jié)合


本發(fā)明，附圖1-3說明先有技術(shù)，所列附圖為圖1為典型的先有技術(shù)FPGA接口的方框圖；圖2表明一典型的先有技術(shù)FPGA內(nèi)部邏輯結(jié)構(gòu)或陣列和路由通道；以及圖3說明用于例如圖2中配置中的典型的先有技術(shù)配置邏輯單元；圖4為按照本發(fā)明構(gòu)成的在此稱之為“SONAL”體系結(jié)構(gòu)的部分頂層體系結(jié)構(gòu)的方框圖，其中該名稱代表Self-modifying，On-the-flyAlterable Logic(自修正飛擊式可變邏輯)；圖5為這種能實(shí)現(xiàn)自修正邏輯功能的新型體系結(jié)構(gòu)的方框圖。
圖6也是按照本發(fā)明構(gòu)成的實(shí)現(xiàn)稱做“SONAL”FPGA的本發(fā)明的自修正“飛擊式”可變邏輯的系統(tǒng)體系結(jié)構(gòu)的方框圖；圖7表示本發(fā)明“SONAL”FPGA的接線輸出的舉例；圖8為適用于一所謂的“PARAS”接口和訪問(1994.10.7提交的共有未決的美國專利申請No.08/320058中有說明)和具有低管腳數(shù)的集成存儲器體系結(jié)構(gòu)的前述圖7的“SONAL”FPGA的變型。
現(xiàn)在順序說明按照其新型的以“SONAL”為中心的解決方案的本發(fā)明，通過極大地降低消耗在FPGA的重新配置中的時間量和在需要時通過提供自修正模式來使得無需外部干預(yù)地作功能變換從而大大加速執(zhí)行時間，以消除重新配置延遲和其它前面描述的瓶頸問題。另外的好處還包括FPGA內(nèi)部大存儲器的可行性，結(jié)果就降低了系統(tǒng)的成本，如前述。
如前面提到的，圖1表示采用通過一總線系統(tǒng)并如所標(biāo)記的，由與主存儲器協(xié)同工作的CPU編程的FPGA單元(#1……#n)的先有技術(shù)FPGA接口，F(xiàn)PGA單元具有圖2的內(nèi)部邏輯單元結(jié)構(gòu)或陣列和路由通路，其中各可配置邏輯單元具有如圖3中所示由相關(guān)配置靜態(tài)RAM(SRAM)所控制的邏輯功能，其中，配置數(shù)據(jù)被存儲在小的經(jīng)定位的內(nèi)部靜態(tài)RAM位中。但在本發(fā)明中，一如圖4中所示的DRAM芯被用來存放多重配置信息。還提供為裝置配置所需的配置SRAM位。設(shè)置有一DRAM行寬總線(其中這里所用術(shù)語“行”也包含一行的部分即局部)，它直接連接到SRAM位，隨后再控制可編程元件。在給出一配置命令之后，每次檢索一行并存放進(jìn)所述SRAM位，直至所有需要的配置存儲元素均被裝載。由僅僅裝載那些必須加以改變的SRAM位可實(shí)現(xiàn)局部再配置。本發(fā)明的進(jìn)一步提高是提供屏蔽能力使得僅僅需加改變的位才被裝載進(jìn)配置SRAM。還有可能在芯片運(yùn)行時裝載新的配置數(shù)據(jù)進(jìn)入DRAM。同-DRAM還可用作為能由外部I/O或通過內(nèi)部邏輯訪問的存儲空間。從外部接口看將具有一窄的I/O寬度數(shù)據(jù)接口，但在內(nèi)部其行寬總線則可被用來在一次訪問中存儲/檢索最大一行寬的數(shù)據(jù)。一旦在內(nèi)部選擇了一行，以非常高的速度訪問列數(shù)據(jù)的能力使其構(gòu)成了用于狀態(tài)機(jī)應(yīng)用的理想空間。無需遵循傳統(tǒng)的行和列相當(dāng)數(shù)量的方法，在某些情況中，作成與列相區(qū)別地顯著偏向行的結(jié)構(gòu)可能更有利于提供更快速的動態(tài)重配置。對全部這些功能性可利用示例作最佳說明。
現(xiàn)在考慮一需要32768位來配置其全部可編程元素并具有能加以重新配置的最大串行速率為10Mhz的傳統(tǒng)的FPGA。其重配置時間則大致為3.3ms。假定一相應(yīng)的“SONAL”含有一256K×8的DRAM芯作為圖4中所示的其體系結(jié)構(gòu)的一部分。在接收到重配置命令之后，在“SONAL”FPGA中檢索一含有4096位的行(每行512位×8位寬)并存放于相應(yīng)的配置SRAM位中。這種行檢索和其后存儲過程在這一例中重復(fù)8次以裝載全部所需配置SRAM位。如果行檢索速率為40ns，則為完全地重新配置FPGA需要總共320ns。這是本發(fā)明勝過當(dāng)前存在的要求3.3ms的FPGA方案的最大優(yōu)點(diǎn)。這樣，本發(fā)明即提供優(yōu)于傳統(tǒng)措施近4個數(shù)量級的改善。還應(yīng)指出，總線不一定必須是整個行寬而是并帶有某種性能降低的可以如前述的這里仍稱之為一“行”的行的一部分。
“SONAL”的這種快速重新配置時間可借助結(jié)合多重DRAM存儲單元“m”而得到進(jìn)一步改善。這樣，如果需要“r”行來配置裝置并以“t”毫微秒檢索一行，則配置時間＝r×t/m具有配置SRAM位的一個原因是DRAM芯的刷新需要。當(dāng)然也有可能通過本地化的DRAM單元來替代這些SRAM位，但由于因刷請需求所造成的干擾這不是最佳解決辦法。這些位的消除將降低裝置的成本和功率消耗。本發(fā)明的替換實(shí)施例包括采用二個相同的DRAM存儲單元使得同一配置數(shù)據(jù)被裝載進(jìn)它們雙方。假定一行提供為配置整個FPGA足夠的數(shù)據(jù)，則無需任何SRAM位；而當(dāng)一個存儲單元在進(jìn)行刷新時，另一個提供配置數(shù)據(jù)。這一概念可擴(kuò)充到“m”個單元使得“m/2”個存儲單元具有與另一“m/2”個存儲單元同樣的配置信息。
在該裝置的一種應(yīng)用中，多路重復(fù)串行數(shù)據(jù)流可在其組成串行流中加以分割，轉(zhuǎn)換成并行格式并同時裝載進(jìn)位于不同的預(yù)定地址的DRAM行。
在本發(fā)明的另一替換實(shí)施例中，一內(nèi)部DRAM存儲單元僅被用于重配置數(shù)據(jù)而另一內(nèi)部存儲單元則主要用于通用存儲器，以使得二存儲單元在外部通過同一接口加以訪問以最大限度降低成本。
在本發(fā)明的又一實(shí)施例中，設(shè)計了如圖5中所示的可實(shí)現(xiàn)的自修正電路。在此，數(shù)據(jù)寬度等于為唯一地譯碼各行地址所需的位數(shù)的的小SRAM芯內(nèi)部地驅(qū)動所選擇的DRAM行地址。在此自修正體系結(jié)構(gòu)中SRAM芯地址單元數(shù)受制于重新配置能力所要求的深度。作為這種情況的一個示例，表示為32×9SRAM。該SRAM芯具有5個地址位，由FPGA控制邏輯驅(qū)動。響應(yīng)來自邏輯單元陣列的配置數(shù)據(jù)位命令或者在一定邏輯條件被滿足時的適當(dāng)事件或時刻，SRAM芯的輸出被用來檢索行寬配置數(shù)據(jù)。新的電路實(shí)現(xiàn)可具有驅(qū)動SRAM芯地址輸入的不同控制邏輯，服從于各種電路元件的狀態(tài)，而導(dǎo)致另一個電路功能性實(shí)現(xiàn)；自動地如此以往，這樣，芯片功能性即能動態(tài)地變換到服從于一定的邏輯條件的結(jié)果的預(yù)定邏輯實(shí)現(xiàn)。此技術(shù)提供要求來自相連CPU的干預(yù)最小的高效率自修正電路，從而大大增強(qiáng)整個系統(tǒng)的運(yùn)行性能，并具有在數(shù)字信號處理算法、流水線設(shè)計等中廣泛范圍的應(yīng)用。一種潛在的應(yīng)用是將大的流水線設(shè)計分段成為多重配置和這些配置程序如需要時由處理硬件加以裝載。由于門的可重復(fù)使用性，這大大減少實(shí)現(xiàn)設(shè)計所需的門的數(shù)量，從而降低芯片成本。這僅因?yàn)榉浅８咚俣鹊摹帮w擊式”自修正能力才能實(shí)現(xiàn)。
此SRAM芯也可利用其他的技術(shù)例如Flash或EEPROM來實(shí)現(xiàn)。
在此系統(tǒng)層次，可將多重這樣的“SONAL”裝置連接在系統(tǒng)總線上以增強(qiáng)機(jī)器的能力，如圖6中所示。應(yīng)當(dāng)指出，這種飛擊式重新配置措施或自修正電路并不僅限于FPGA，而且也能是含有類似的可重配置元素的CPU的部分。
例如考慮被專門設(shè)計為獨(dú)立平臺的“JAVA”(最廣泛應(yīng)用的互聯(lián)網(wǎng)語言)，藉此提供在各種機(jī)器中的完全可移值性。缺點(diǎn)是“JAVA”運(yùn)行極為緩慢，因?yàn)樗荒芾貌煌珻PU的獨(dú)特的體系結(jié)構(gòu)能力。改善“JAVA”執(zhí)行速度的一種途徑是通過對其提供在非常高速度時可改變的公用虛擬硬件平臺(在傳統(tǒng)CPU功能之外)。這一虛擬硬件可通過在CPU自身上提供帶有“SONAL”能力的可配置性來實(shí)現(xiàn)或者以作為分開的“SONAL”FPGA來實(shí)現(xiàn)。這樣，這一體系結(jié)構(gòu)維持獨(dú)立平臺的關(guān)鍵元素，但取得較高的執(zhí)行速度。
‘SONAL’I/O接口此芯片具有某種不同的接線輸出反映其獨(dú)特的體系結(jié)構(gòu)。一種可能的接線輸出示例如圖7所示，提供具有分開的地址和數(shù)據(jù)總線的傳統(tǒng)的DRAM接口。現(xiàn)在考慮一帶有256K×8DRAM的“SONAL”示例。利用傳統(tǒng)的DRAM訪問方式，需要21根接線(地址9個，數(shù)據(jù)8個，“RAS”、“CAS”、“WRITE”和“Output Enable”各1個)。每當(dāng)發(fā)生FPGA單元與DRAM芯之間的內(nèi)部傳輸時還提供系統(tǒng)總線接口一個“WAIT”信號。CPU(或其他主控器)可以或者利用它來延遲訪問的起始，或者在一替代實(shí)現(xiàn)中，可擴(kuò)展訪問周期來使得在此訪問繼續(xù)前進(jìn)之前完成此內(nèi)部傳輸。如果連同此“SONAL”結(jié)構(gòu)一起采用所述的同時申請的被稱為“PARAS”DRAM的接口訪問機(jī)制，即能進(jìn)一步完善本發(fā)明來減少接線數(shù)并因而降低成本。(這一申請中揭示一種用于依靠新穎的接口和訪問過程來改善異步和同步動態(tài)隨機(jī)存取存儲器裝置的訪問能力的方法和設(shè)備，其中，同樣的接線在讀和寫周期雙方均被用于每一行、列和數(shù)據(jù)訪問，這樣使得能在基本同樣尺寸的封裝但具有較少接線的條件下有效地增加數(shù)據(jù)帶寬和尋址范圍。)采用這種“PARAS”模塊，如圖8中所示僅需13根接線和一附加的用于“WAIT”的接線。另外還應(yīng)注意到，在配置數(shù)據(jù)已被裝載后無需訪問DRAM并因而無需外部訪問的應(yīng)用中，相同的接線可被用作為傳統(tǒng)的FPGA I/O接線。
通過將行和列地址分割成多重的子地址和通過在相同引線上共享數(shù)據(jù)和控制接線，還有可能進(jìn)一步降低I/O接線數(shù)。這顯然會減緩來自外部裝置如CPU的訪問時間，但提供更低的接線數(shù)，降低的成本，和運(yùn)行中的飛擊式可變FPGA。
利用‘AONAL’實(shí)現(xiàn)的仿真應(yīng)用作為一例，如果為下一代CPU設(shè)計一個能在2個時鐘周期內(nèi)加算二個32位數(shù)的快速32位加法器并將給工作站配置作為協(xié)作處理器運(yùn)行的“SONAL”型FPGA，則加法器仿真一般將需數(shù)個時鐘周期。按照此優(yōu)選實(shí)施例，“SONAL”可進(jìn)行動態(tài)重新配置而后可通過在這樣配置的“SONAL”上實(shí)時執(zhí)行任務(wù)來驗(yàn)證其功能。這遠(yuǎn)遠(yuǎn)勝過傳統(tǒng)的無“SONAL”措施的工作站，后者通常需數(shù)千個周期。
利用‘SONAL’實(shí)現(xiàn)的計算應(yīng)用再次用來說明基礎(chǔ)情況，一伴隨有加法功能的復(fù)雜的遞歸64位乘法功能的計算應(yīng)用例，如果對1024個取樣由一32位CPU執(zhí)行它，設(shè)置有“SONAL”的CPU將其配置為在一步中執(zhí)行此遞歸64位功能的功能專門單元而運(yùn)行，由此而能較之前面說明的傳統(tǒng)措施大大改善機(jī)器運(yùn)行性能。
因此如前面已指出的，利用本發(fā)明的這種新穎FPGA體系結(jié)構(gòu)的優(yōu)點(diǎn)就在于提供帶體系結(jié)構(gòu)創(chuàng)新的飛擊式可重配置性而不致完全依賴裝置的速度；自修正能力使得高效高速的實(shí)現(xiàn)；在芯片內(nèi)部存儲大量的配置信息，減少用于所設(shè)置功能的接線數(shù)，因接線數(shù)減少而使成本相對降低；和提供近乎與現(xiàn)有FPGA單元同樣的系統(tǒng)設(shè)計接口，從而使設(shè)計周期最小。
對于本技術(shù)領(lǐng)域中熟悉人員還可作的進(jìn)一步變更，其中包括設(shè)置能使高速串行數(shù)據(jù)裝載進(jìn)用于網(wǎng)絡(luò)化、多媒體和其他應(yīng)用的DRAM的邏輯，并作為CPU本身的部分而不是一外部裝置實(shí)施該措施，或連同用于快速可重配置性的內(nèi)部連接一起應(yīng)用這種外部DRAM接口到除FPGA外的其他裝置，而這些均被認(rèn)為是屬于如所附權(quán)利要求中所定義的本發(fā)明的精神實(shí)質(zhì)和范疇之內(nèi)。
權(quán)利要求
1.一種用于配置各自具有受一相關(guān)的配置位存儲器控制的邏輯功能的可編程邏輯單元的陣列的方法，包括在一DRAM芯中存儲定義多重程序配置的位信息；連接一總線到此陣列使得能以定義所希望配置的位信息對單元的配置位存儲器作DRAM行寬裝載；和根據(jù)一配置命令，由DRAM芯至少一次一行地檢索配置位信息，并將這種信息裝載進(jìn)單元的位存儲器以控制對應(yīng)單元邏輯功能來實(shí)現(xiàn)所希望的配置編程。
2.如權(quán)利要求1中所述方法，其特征是所述一次一行的檢索和裝載使得能作飛擊式重新配置。
3.如權(quán)利要求1中所述方法，其特征是所述陣列包括一FPGA裝置，和邏輯單元位存儲器包括SRAM分布式位。
4.如權(quán)利要求1中所述方法，其特征是在由邏輯單元陣列完成一功能后，生成位命令來指示陣列的新的所希望功能，和設(shè)置一輔助存儲器芯，該芯包含一DRAM行的位地址并被連接來響應(yīng)下一功能性位命令和相應(yīng)地驅(qū)動DRAM，檢索并在單元的位存儲器中裝載代表所述下一功能的配置位信息，控制對應(yīng)的單元邏輯功能和由此可自行重配置此陣列以進(jìn)行下一功能。
5.如權(quán)利要求4中所述方法，其特征是所述可自行重配置性對于隨后的所希望的功能命令能自動地繼續(xù)進(jìn)行。
6.如權(quán)利要求3中所述方法，其特征是由僅裝載那些需加變更的SRAM位來實(shí)現(xiàn)部分的重新配置。
7.如權(quán)利要求1中所述方法，其特征是DRAM芯也被用作為可由外部I/O接口和內(nèi)部邏輯雙方訪問的存儲空間。
8.如權(quán)利要求7中所述方法，其特征是在進(jìn)行外部接口期間，在一次訪問中內(nèi)部行寬總線存儲/檢索最大一行寬的數(shù)據(jù)，和一旦內(nèi)部選擇了一行，就快速地存取列數(shù)據(jù)。
9.如權(quán)利要求1中所述方法，其特征是在裝置運(yùn)行中將新的配置數(shù)據(jù)裝載進(jìn)DRAM芯。
10.一種用于配置一各自具有受相關(guān)配置位存儲器控制的邏輯功能的可編程邏輯單元的陣列的設(shè)備，該設(shè)備組合有用于存儲定義多重程序配置的位信息的DRAM芯；將此陣列與DRAM芯相互連接的總線，以使得能以定義所希望配置的位信息對邏輯單元陣列的配置位存儲器作DRAM行寬裝載；用于生成配置命令的裝置；以及根據(jù)這樣的配置命令并作為響應(yīng)由DRAM芯至少一次一行地檢索配置位信息的裝置；和用于將這些信息裝載進(jìn)邏輯單元的所述位存儲器中以控制對應(yīng)的單元邏輯功能來實(shí)現(xiàn)所希望的配置編程的裝置。
11.如權(quán)利要求10中所述設(shè)備，其特征是此陣列包括一FPGA裝置，和邏輯單元位存儲器包括SRAM分布位。
12.如權(quán)利要求10中所述設(shè)備，其特征是設(shè)置有一訪問控制電路，被連接到DRAM芯的輸入并響應(yīng)一內(nèi)部由邏輯單元陣列發(fā)出的配置命令連接到一DRAM仲裁及刷新邏輯模塊和一外部DRAM接口中之一或兩者。
13.如權(quán)利要求11中所述設(shè)備，其特征是設(shè)置有一訪問控制電路，連接到DRAM輸入并響應(yīng)對應(yīng)于DRAM行地址的的數(shù)據(jù)位，該行地址由包含數(shù)據(jù)寬度等于要求唯一地譯碼DRAM行地址所需的位數(shù)的SRAM存儲器芯單元取出，和由此內(nèi)部地驅(qū)動DRAM的所選的行地址，SRAM單元被連接來從邏輯單元陣列接收地址位配置命令信號。
14.如權(quán)利要求13中所述設(shè)備，其特征是所述配置命令信號在完成一功能后由邏輯單元陣列產(chǎn)生，并作為陣列下一所希望功能的新的配置，和根據(jù)被指定的DRAM行地址從訪問控制裝置相應(yīng)地譯碼DRAM芯，用于裝載從DRAM芯返回的代表所述下一功能的配置位信息的裝置，在邏輯單元的位存儲器中，由此來控制對應(yīng)的單元邏輯功能并因此自行再配置此陣列以執(zhí)行下一功能，其中所述自行再配置自動地針對隨后所希望的功能命令繼續(xù)進(jìn)行。
15.如權(quán)利要求14中所述設(shè)備，其特征是邏輯單元陣列生成5個地址位和SRAM單元生成對應(yīng)于DRAM行地址的9個數(shù)據(jù)位，此SRAM單元含有32×9位。
16.如權(quán)利要求10中所述設(shè)備，其特征是邏輯單元陣列在完成一功能后生成一位命令以指示陣列下一個所希望的功能；并還設(shè)置有包含一DRAM行的位地址的輔助存儲器芯并被連接在陣列與DRAM芯之間來響應(yīng)所述下一功能位命令和相應(yīng)地驅(qū)動DRAM以在陣列的單元的位存儲器中檢索并裝載表示所述下一功能的配置位信息來控制對應(yīng)的單元邏輯功能，由此使陣列的自行重配置能執(zhí)行所述下一功能。
17.如權(quán)利要求16中所述設(shè)備，其特征是此輔助存儲器芯包括SRAM芯。
18.如權(quán)利要求16中所述設(shè)備，其特征是所述自行重配置自動地對隨后所希望的功能命令繼續(xù)進(jìn)行。
19.如權(quán)利要求11中所述設(shè)備，其特征是僅實(shí)現(xiàn)部分重新配置，其中此裝載裝置僅裝載那些需要改變的SRAM位。
20.如權(quán)利要求10中所述設(shè)備，其特征是DRAM芯也被用作為可由外部I/O接口和內(nèi)部邏輯訪問的存儲空間。
21.如權(quán)利要求20中所述設(shè)備，其特征是在進(jìn)行外部接口期間，內(nèi)部行寬總線在一次訪問中存儲/檢索最大一行寬的數(shù)據(jù)，和一旦內(nèi)部選定一行，即提供裝置迅速訪問列數(shù)據(jù)。
22.如權(quán)利要求10中所述設(shè)備，其特征是此陣列為可編程裝置的部分和新的配置數(shù)據(jù)在裝置運(yùn)行時裝載進(jìn)DRAM芯中。
23.如權(quán)利要求22中所述設(shè)備，其特征是此裝置包括FPGA。
24.如權(quán)利要求11中所述設(shè)備，其特征是此一次一行的檢索和裝載使得能進(jìn)行飛擊式重配置。
25.如權(quán)利要求11中所述設(shè)備，其特征是設(shè)置有各自被裝載有相同配置數(shù)據(jù)的兩個相同的DRAM存儲單元。
26.如權(quán)利要求24中所述設(shè)備，其特征是在一存儲單元在對其DRAM芯進(jìn)行刷新時另一個提供配置數(shù)據(jù)。
全文摘要
一種用于配置包括有那些與FPGA裝置相關(guān)的可編程邏輯單元的陣列的技術(shù),通過一新穎的基于DRAM的配置控制結(jié)構(gòu),不僅能實(shí)現(xiàn)“飛擊式”的可改變芯片和類似裝置的重配置,而且在希望時還可是自己修改用于區(qū)分該裝置的功能性的重配置,以消除當(dāng)前嚴(yán)重的可重配置性的限制和相關(guān)問題,同時能以低成本顯著增強(qiáng)系統(tǒng)運(yùn)行性能。在FPGA內(nèi)部大量的存儲器可供利用和以很小數(shù)量的引線進(jìn)行訪問從而使得重配置時間能以明顯降低的成本較之傳統(tǒng)方法快例如4個數(shù)量級。
文檔編號G06F15/78GK1234923SQ97198991
公開日1999年11月10日 申請日期1997年8月12日 優(yōu)先權(quán)日1996年8月21日
發(fā)明者穆凱什·查特 申請人:新拉姆有限責(zé)任公司