專利名稱：高速傅里葉變換裝置、高速傅里葉反變換裝置及方法
技術領域：
本發(fā)明涉及進行高速傅里葉變換的高速傅里葉變換裝置及方法，具體地說是提供一種高速傅里葉變換裝置及方法，一種可變位反向電路，一種高速傅里葉反變換裝置及方法以及一種正交頻率分割多路式接收及發(fā)送裝置。
近幾年，伴隨著數(shù)字通信技術與半導體集成技術的進步，推進電視、無線電廣播的數(shù)字化。在使用地波的數(shù)字廣播中，調(diào)制解調(diào)方式多采用OFDM(正交頻率分割多路)。在信息容量有限的頻率域中，OFDM是一種高效率傳輸方式，具有把對多通路的干擾很強的地波轉(zhuǎn)作廣播的特點。但是，用OFDM需要進行數(shù)千采樣的大規(guī)模高速傅里葉變換，為了實用化，降低高速傅里葉變換裝置的成本成為重要課題。
列舉已有的高速傅里葉變換裝置，如，A.Delaruelle et al.“單路數(shù)字音頻廣播用解調(diào)集成電路”(IEEE集成電路例行討論會，1994.5月)所記載的那樣。該高速傅里葉變換裝置包括，三個RAM存儲器(隨機存取存儲器)，將其中一個作為存儲輸入數(shù)據(jù)的輸入緩沖用RAM，將另外二個作為存儲運算時的中間數(shù)據(jù)及輸出數(shù)據(jù)的高速傅里葉變換用RAM。將進行傅里葉變換的采樣數(shù)單位的數(shù)據(jù)作為1個符號，和在連續(xù)的多個符號的處理中，使用二個高速傅里葉變換用RAM對當前符號進行處理，同時，將下一個符號的輸入數(shù)據(jù)存儲于輸入緩沖用RAM中。
并且，列舉另一個已有的高速傅里葉變換裝置，如，E.Bidet et al.“一個單芯片快速8192復數(shù)點傅里葉變換裝置”(IEEE集成電路例行討論會，1994年5月)所記載的那樣，該高速傅里葉變換裝置具有作為存儲器對運算器間規(guī)定段數(shù)的流水線寄存器，進行使各運算器流水線動作的處理。使用流水線寄存器時，在存儲容量方面與使用二個RAM是等效的，由處理終了的數(shù)據(jù)開始順序輸出，存在輸入數(shù)據(jù)與輸出數(shù)據(jù)順序不同的問題。使用調(diào)制解調(diào)的高速傅里葉變換裝置時，為簡化高速傅里葉變換以后的處理，希望輸入數(shù)據(jù)與輸出數(shù)據(jù)的順序相同，追加數(shù)據(jù)表式替換用RAM進行輸出數(shù)據(jù)的表式替換。其結果，存儲容量與所述使用三個RAM的高速傅里葉變換裝置等效。
高速傅里葉變換裝置需要存儲1個符號單位的輸入數(shù)據(jù)、運算時的中間數(shù)據(jù)以及輸出數(shù)據(jù)的存儲器。并且在使用調(diào)制解調(diào)的高速傅里葉變換裝置中，由于需要進行連續(xù)多個符號的處理，更需要存儲對當前符號處理和并列下一個符號的輸入數(shù)據(jù)的存儲器。這些存儲器占高速傅里葉變換裝置的大部分，在必要時減少存儲容量，由此可實現(xiàn)高速傅里葉變換裝置的低成本化。
作為已有高速傅里葉裝置所示的二個例子其存儲容量是同等級的。但是，由于用ASIC等實現(xiàn)時，可使用RAM程序庫作為存儲器的前一種方法有利于低成本化，多用ASIC等構成前一種方法。
但是象前一種那樣用RAM構成的存儲器，由于共需三個具有可存儲一個符號單位數(shù)據(jù)的存儲容量的RAM，一個RAM作為輸入緩沖用，二個RAM作為高速傅里葉變換用，因此，存在增大高速傅里葉變換裝置的電路規(guī)模的問題。該問題隨著當一個符號的采樣數(shù)增加，而更為顯著。
所以，用本發(fā)明，將存儲于高速傅里葉變換用RAM中的輸出數(shù)據(jù)讀出之后，如可對該高速傅里葉變換用RAM寫入下一個符號的輸入數(shù)據(jù)的話，可使高速傅里葉變換用RAM具有輸入緩沖用RAM的功能，以省略輸入緩沖用RAM為新著眼點。
在省略輸入緩沖用RAM時，高速傅里葉變換進行如下首先，將輸入數(shù)據(jù)存儲于高速傅里葉變換用RAM中，在該高速傅里葉變換用RAM中一邊存儲中間數(shù)據(jù)，一邊進行蝶形運算，最后將存儲于高速傅里葉變換用RAM中的數(shù)據(jù)讀出作為輸出數(shù)據(jù)。
但是在這種情況下，又產(chǎn)生了新的問題。以存儲于高速傅里葉變換用RAM中的輸入輸出數(shù)據(jù)作為著眼點，由于高速傅里葉變換算法的特點，表示符號中的順序的索引是通用的，輸入數(shù)據(jù)及輸出數(shù)據(jù)不存儲于高速傅里葉變換用RAM的同一地址。因此，在通常的構成中，由于將存儲于RAM中的輸出數(shù)據(jù)讀出之后按地址的順序?qū)懭胂乱粋€符號的輸入數(shù)據(jù)，輸入數(shù)據(jù)與輸出數(shù)據(jù)的順序不同，為了使輸入數(shù)據(jù)和輸出數(shù)據(jù)的順序相同，如將輸入數(shù)據(jù)或是輸出數(shù)據(jù)存儲于RAM之后，進行數(shù)據(jù)的表式替換，在這種情況下，需要追加可存儲一個符號單位的數(shù)據(jù)的存儲容量的數(shù)據(jù)表式替換用RAM，因此，其結果仍不能削減存儲容量。
鑒于上述問題，本發(fā)明在高速傅里葉變換中，以削減存儲容量，實現(xiàn)低成本化為課題。
為解決上述課題，本發(fā)明在一個符號的輸出數(shù)據(jù)和下一個符號的輸入數(shù)據(jù)中，表示符號的順序的索引是通用數(shù)據(jù)，可存儲于RAM的同一地址，每次變換存取RAM地址的符號。換言之，通過地址變換與實現(xiàn)數(shù)據(jù)的表式替換作用等同。并且，使用位反向處理變換地址，通過對基準地址每次把位反向次數(shù)用符號進行變化，進行地址變換。
并且，本發(fā)明在一個符號的輸出數(shù)據(jù)和下一個符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，可存儲于RAM的同一地址，用每個符號變更實行高速傅里葉變換處理。例如每次交替進行用時間間隔方法的蝶形運算和用頻率間隔方法的蝶形運算的符號。由于用時間間隔方法和頻率間隔方法與作為高速傅里葉變換是等效的，輸入數(shù)據(jù)的順序與輸出數(shù)據(jù)的順序的關系是對稱的。利用此點，通過交替進行時間間隔方法和頻率間隔方法，不需要數(shù)據(jù)表式替換。
根據(jù)此種構成，可將讀出輸出數(shù)據(jù)后的RAM的空區(qū)域作為存儲下一個符號的輸入數(shù)據(jù)的輸入緩沖器使用，可省略輸入緩沖用RAM。RAM將存儲的一個符號的輸出數(shù)據(jù)讀出之后，在同一地址寫入下一個符號的輸入數(shù)據(jù)。因此，在連續(xù)多個符號中，使用第一RAM進行第偶數(shù)次符號的處理，同時，使用第二RAM進行第奇數(shù)次符號的處理，所以，可由二個RAM構成。
具體地說，本發(fā)明之一的解決手段是一種作為進行高速傅里葉變換的高速傅里葉變換裝置，包括將進行高速傅里葉變換的數(shù)據(jù)用統(tǒng)一符號每次存儲輸入數(shù)據(jù)的RAM存儲器；和對所述RAM存儲的輸入數(shù)據(jù)用蝶形運算進行高速傅里葉變換處理(FFT處理)的FFT處理部分；所述RAM對該RAM存儲的一個符號的輸入數(shù)據(jù)通過所述FFT處理部分的FFT的處理的結果數(shù)據(jù)作為所述一個符號的輸出數(shù)據(jù)存儲；所述FFT處理部分是在將一個符號的輸出數(shù)據(jù)及該符號的下一個輸出數(shù)據(jù)存儲于所述RAM中的其他符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述RAM的同一地址，進行FFT處理。
根據(jù)本發(fā)明之一的高速傳里葉變換裝置，通過FFT處理部分的FFT處理，在一個符號的輸出數(shù)據(jù)和下一個符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，可存儲于RAM的同一地址，為此，可將讀出輸出數(shù)據(jù)后的RAM的空區(qū)域作為存儲下一個符號的輸入數(shù)據(jù)的輸入緩沖用RAM，無需增加數(shù)據(jù)表式替換用RAM，可省略輸入緩沖用RAM。因此，在高速傅里葉變換中，能夠削減需要的存儲容量。
而且，在本發(fā)明之一中，在高速傅里葉變換裝置中的FFT處理部分包括RAM地址生成部分，生成所述RAM的存取地址，通過該RAM地址生成部分生成的地址，存取所述RAM；所述RAM地址生成部分是在將一個符號的輸出數(shù)據(jù)及該符號的下一個輸出數(shù)據(jù)存儲于所述RAM中的其他符號的輸入數(shù)據(jù)中，表示符號中的順序的索引為通用數(shù)據(jù)，存儲于所述RAM的同一地址，把生成的地址用每個符號進行變換。
根據(jù)上述本發(fā)明之一，即RAM地址生成部分用每個符號變換存取RAM地址，因此，在一個符號的輸出數(shù)據(jù)和下一個符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，可存儲于RAM的同一地址，換言之，通過地址變換與實現(xiàn)數(shù)據(jù)的表式替換作用等同。
還有，在上述本發(fā)明之一中，在所述的高速傅里葉變換裝置中的RAM地址生成部分，將地址的位按照蝶形運算的基數(shù)成組化，利用成組單位調(diào)換位順序的反向處理，把生成的地址用每個符號進行變換。
還有，在上述本發(fā)明之一中，在所述的高速傅里葉變換裝置中的所述RAM地址生成部分，通過對基準地址，按規(guī)定的次數(shù)反復進行位反向處理，生成地址；在反復進行位反向處理時，由返回原地址的次數(shù)減1的次數(shù)作為最大位反向次數(shù)Rmax(Rmax是正整數(shù))；所述RAM地址生成部分，通過對基準地址位反向處理的反復次數(shù)，由0次到Rmax次順序巡回每次增加符號，把生成的地址用每個符號進行變換。
還有，在上述本發(fā)明之一中，在所述的高速傅里葉變換裝置中的所述FFT處理部分優(yōu)先使用基數(shù)4的蝶形運算，進行FFT處理；當用一個符號的數(shù)據(jù)的采樣數(shù)為4m(m是正整數(shù))時，最大位反向次數(shù)Rmax為1，當采樣數(shù)是4m·2時，最大位反向次數(shù)Rmax為2m。
還有，在前述本發(fā)明之一中，在所述的高速傅里葉變換裝置中的RAM地址生成部分包括反復進行指定位反向處理次數(shù)的可變位反向部分；所述可變位反向部分具有進行各個1次的位反向處理，串聯(lián)連接的多個位反向電路，在該多個位反向電路中，進行相當于指定的位反向次數(shù)的個數(shù)的位反向，剩下的是直通數(shù)據(jù)。
還有，在上述本發(fā)明之一中，在所述的高速傅里葉變換裝置中的所述可變位反向部分，具有對應多個采樣數(shù)據(jù)進行位反向，并且，符合輸入數(shù)據(jù)和輸出數(shù)據(jù)中有效位的位置，通過所述多個位反向電路，使位反向的數(shù)據(jù)位移位的位移位手段。
還有，在上述本發(fā)明之一中，在所述的高速傅里葉變換裝置中的所述可變位反向部分具有在所述多個位反向電路的任何一個的前段進行位交換的位交換手段。
還有，在上述本發(fā)明之一中，在所述的高速傅里葉變換裝置中的所述FFT處理部分，包括用蝶形運算對存儲于RAM的輸入數(shù)據(jù)進行FFT處理的蝶形運算部分；所述蝶形運算部分，可使用實質(zhì)相同的不同的蝶形運算實行多種FFT處理，并且，在將一個符號的輸出數(shù)據(jù)及該符號的下一個輸出數(shù)據(jù)存儲于所述RAM中的其他符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述RAM的同一地址，用每個符號變更實行FFT處理種類。
根據(jù)上述本發(fā)明，即蝶形運算部分，通過用每個符號變更實行FFT處理的種類，在一個符號的輸出數(shù)據(jù)及下一個符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，可存儲RAM的同一地址。
而且，在上述本發(fā)明之一中，在所述的高速傅里葉變換裝置中的蝶形運算部分是通過頻率間隔方法使用蝶形運算進行FFT處理和通過時間間隔方法使用蝶形運算的進行FFT處理，將上述處理的符號每次交替進行。
此外，本發(fā)明之二的解決手段也是一種作為進行高速傅里葉變換的高速傅里葉變換裝置，具有每次將輸入數(shù)據(jù)進行高速傅里葉變換，用統(tǒng)一符號存儲的第一及第二RAM，和對所述第一及第二RAM存儲的輸入數(shù)據(jù)用蝶形運算進行高速傅里葉變換處理(FFT處理)的FFT處理部分；所述第一及第二RAM，分別對該RAM存儲的一個符號的輸入數(shù)據(jù)，存儲通過所述FFT處理部分的FFT處理的結果數(shù)據(jù)作為所述符號的輸出數(shù)據(jù)；當該高速傅里葉變換裝置使用所述第一及第二RAM中的一個進行第偶數(shù)次符號的FFT處理時，用另一個進行第奇數(shù)次符號的FFT處理；所述FFT處理部分在第i(i是正整數(shù))次符號的輸出數(shù)據(jù)及第(i+2)次符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述第一或第二RAM的同一地址，進行FFT處理。
根據(jù)上述本發(fā)明之二的高速傅里葉變換裝置，通過FFT處理部分的FFT處理，在第i次的符號的輸出數(shù)據(jù)及第(i+2)次符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，可存儲于第一或第二RAM的同一地址。為此，可將讀出輸出數(shù)據(jù)后的第一或第二RAM的空區(qū)域作為存儲下一個符號的輸入數(shù)據(jù)的輸入緩沖器使用，無需增加數(shù)據(jù)表式替換用RAM，可省略輸入緩沖用RAM。因此，在連續(xù)多個符號中，使用第一RAM進行第偶數(shù)次符號的處理，同時，使用第二RAM進行第奇數(shù)次符號的處理，所以，可由二個RAM構成，在高速傅里葉變換中，能夠削減所需要的存儲容量。
而且，在上述本發(fā)明之二中，在所述的高速傅里葉變換裝置中，第i次符號的數(shù)據(jù)輸出期間，進行第(i+2)次符號的數(shù)據(jù)輸入，同時，進行第(i+1)次符號的蝶形運算。
并且，在上述本發(fā)明之二中，在所述的高速傅里葉變換裝置中的所述FFT處理部分包括生成存取所述第一及第二RAM的地址的RAM地址生成部分；和按照所述第一或第二RAM存儲的數(shù)據(jù)進行蝶形運算的蝶形運算部分；和將該高速傅里葉變換裝置的輸入數(shù)據(jù)或是所述蝶形運算部分的運算結果數(shù)據(jù)作為輸入，對所述第一或第二RAM選擇輸出的第一數(shù)據(jù)選擇部分；和將所述第一或第二RAM的輸出數(shù)據(jù)作為輸入，作為該高速傅里葉變換裝置的輸出數(shù)據(jù)，對所述蝶形運算部分選擇輸出的第二數(shù)據(jù)選擇部分；和所述RAM地址生成部分以及控制所述第一及第二數(shù)據(jù)選擇部分的控制部分；所述RAM地址生成部分在第i(i是正整數(shù))次符號的輸出數(shù)據(jù)及第(i+2)次符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述第一或第二RAM的同一地址，把生成的地址用每個符號進行變換。
而且，在上述本發(fā)明之二中，在所述的高速傅里葉變換裝置中的所述RAM地址生成部分包括以存儲于所述第一或第二RAM中的符號的輸入數(shù)據(jù)及輸出數(shù)據(jù)的地址為基準，生成輸入輸出用臨時地址的輸入輸出地址生成部分；和以存儲于所述第一或第二RAM中的符號的蝶形運算時的中間數(shù)據(jù)的地址為基準，生成蝶形運算用臨時地址的蝶形地址生成部分；通過所述輸入輸出地址生成部分將生成的輸入輸出用臨時地址變換成輸入輸出用實際地址，同時，將通過所述蝶形地址生成部分生成的蝶形運算用臨時地址變換成蝶形運算用實際地址，在輸入輸出用實際地址及蝶形運算用實際地址中，其中的一個向所述第一RAM輸出，另一個向所述第二RAM輸出的RAM地址變換部分。
還有，在上述本發(fā)明之二中，在所述的高速傅里葉變換裝置中的所述RAM地址變換部分包括，對所述輸入輸出地址生成部分生成的輸入輸出臨時地址，將位反向處理由所述控制部分輸出后，通過輸入輸出用位反向信號指示的次數(shù)，生成輸入輸出用實際地址的第一可變位反向部分；和對所述蝶形地址生成部分生成的蝶形運算用臨時地址，將位反向處理由所述控制部分輸出后，通過蝶形運算用位反向信號指示的次數(shù)，生成蝶形運算用實際地址的第二可變位反向部分；和將所述第一可變位反向部分生成的輸入輸出用實際地址以及所述第二可變位反向部分生成的蝶形運算用實際地址作為輸入，根據(jù)所述控制部分輸出的RAM選擇信號，一個作為所述第一RAM的地址，另一個作為所述第二RAM的地址選擇輸出的地址選擇部分。
并且，在上述本發(fā)明之二中，在所述的高速傅里葉變換裝置中，在反復進行位反向處理時，由返回原地址的次數(shù)減1的次數(shù)作為最大位反向次數(shù)Rmax(Rmax是正整數(shù))，將1個符號單位的數(shù)據(jù)輸入期間作為符號期間；所述控制部分是將所述輸入輸出用的位反向信號及蝶形運算用的位反向信號每2個符號期間，由0次到Rmax次順序巡回分別更新指示的位反向處理的反復次數(shù)。
還有，在上述本發(fā)明之二中，在所述的高速傅里葉變換裝置中的所述FFT處理部分優(yōu)先使用基數(shù)4的蝶形運算進行FFT處理；用1個符號的數(shù)據(jù)，當采樣數(shù)是4m(m是正整數(shù))時，最大位反向次數(shù)Rmax為1，采樣數(shù)是4m·2時，最大位反向次數(shù)Rmax為2m。
還有，在上述本發(fā)明之二中，在所述的高速傅里葉變換裝置中的所述RAM地址變換部分包括將通過所述輸入輸出地址生成部分生成的輸入輸出用臨時地址以及所述蝶形地址生成部分生成的蝶形運算用臨時地址作為輸入，根據(jù)由所述控制部分輸出的RAM選擇信號，一個作為所述第一RAM的臨時地址，另一個作為所述第二RAM的臨時地址選擇輸出的地址選擇部分；和對由所述地址選擇部分選擇輸出的所述第一RAM的臨時地址，將位反向處理由所述控制部分輸出后，通過第一RAM用位反向信號指示的次數(shù)，生成所述第一RAM地址的第一可變位反向部分，和對由所述地址選擇部分選擇輸出的所述第二RAM的臨時地址，將位反向處理由所述控制部分輸出后，通過第二RAM用位反向信號指示的次數(shù)，生成所述第二RAM地址的第二可變位反向部分。
并且，在上述本發(fā)明之二中，在所述的高速傅里葉變換裝置中，在反復進行位反向處理時，由返回原地址的次數(shù)減1的次數(shù)作為最大位反向次數(shù)Rmax(Rmax是正整數(shù))，將1個符號單位的數(shù)據(jù)輸入期間作為1個符號期間；所述控制部分是將所述第一RAM用位反向信號及第二RAM用位反向信號每2個符號期間，由0次到Rmax次順序巡回分別更新指示的位反向處理的次數(shù)。
還有，在上述本發(fā)明之二中，在所述的高速傅里葉變換裝置中的所述FFT處理部分優(yōu)先使用基數(shù)4的蝶形運算進行FFT處理；用1個符號的數(shù)據(jù)，當采樣數(shù)是4m(m是正整數(shù))時，最大位反向次數(shù)Rmax為1，采樣數(shù)是4m·2時，最大位反向次數(shù)Rmax為2m。
還有，在上述本發(fā)明之二中，在所述的高速傅里葉變換裝置中的所述FFT處理部分包括生成存取所述第一及第二RAM的地址的RAM地址生成部分；和按照所述第一或第二RAM存儲的數(shù)據(jù)進行蝶形運算的蝶形運算部分；和將該高速傅里葉變換裝置的輸入數(shù)據(jù)或是所述蝶形運算部分的運算結果數(shù)據(jù)作為輸入，對從所述第一或第二RAM選擇輸出的第一數(shù)據(jù)選擇部分；和將所述第一或第二RAM的輸出數(shù)據(jù)作為輸入，作為該高速傅里葉變換裝置的輸出數(shù)據(jù)，對所述蝶形運算部分選擇輸出的第二數(shù)據(jù)選擇部分；和所述RAM地址生成部分以及控制所述第一及第二數(shù)據(jù)選擇部分的控制部分；所述蝶形運算部分，可使用實質(zhì)相同的不同的蝶形運算實行多種FFT處理，在第i次符號的輸出數(shù)據(jù)以及第(i+2)次符號的輸入數(shù)據(jù)中，表示符號中的順序的索引為通用數(shù)據(jù)，存儲于所述第一或是第二RAM的同一地址，用每個符號變更實行FFT處理的種類。
并且，在上述本發(fā)明之二中，在所述的高速傅里葉變換裝置中的所述蝶形運算部分包括，對存儲于所述第一或第二RAM的符號的輸入數(shù)據(jù)，通過頻率間隔方法使用蝶形運算進行FFT處理的頻率間隔運算部分；和對存儲于所述第一或第二RAM的符號的輸入數(shù)據(jù)，通過時間間隔方法，使用蝶形運算進行FFT處理的時間間隔運算部分。
關于本發(fā)明之三的解決手段是作為用RAM進行高速傅里葉變換的高速傅里葉變換方法，包括有將進行高速傅里葉變換的數(shù)據(jù)用統(tǒng)一的一個符號單位的變換對象的數(shù)據(jù)，存儲于RAM中的第一步；和對在所述第一步中存儲于所述RAM中的變換對象的數(shù)據(jù)，用蝶形運算，進行高速傅里葉變換處理(FFT處理)，將處理結果數(shù)據(jù)存儲于所述RAM的第二步；和在所述第二步中，反復進行將存儲于所述RAM中的處理結果數(shù)據(jù)，由所述RAM讀出的第三步；所述第二步是在存儲于所述RAM中的反復第N(N是正整數(shù))次的處理結果數(shù)據(jù)中及在存儲于RAM中的反復第(N+1)次的變換對象數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于RAM的同一地址，反復變換存取所述RAM的地址。
根據(jù)本發(fā)明之三的高速傅里葉變換方法，由于反復變換存取RAM的地址，在一個符號的輸出數(shù)據(jù)及下一個符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，可存儲于RAM的同一地址。換言之，通過地址變換與實現(xiàn)數(shù)據(jù)的表式替換是等效的。為此，可將讀出輸出數(shù)據(jù)后的RAM的空區(qū)域作為存儲下一個符號的輸入數(shù)據(jù)的輸入緩沖器使用，無需增加數(shù)據(jù)表式替換用RAM，或省略輸入緩沖用RAM。因此，在高速傅里葉變換中，能夠削減所需要的存儲容量。
而且，在上述本發(fā)明之二中，在所述的高速傅里葉變換方法中的所述第二步，是將地址的位根據(jù)蝶形運算的基數(shù)成組，利用組單位調(diào)換位的順序的反向處理，反復變換存取所述RAM地址。
還有，在上述本發(fā)明之二中，在所述的高速傅里葉變換方法中的所述第二步是對于作為基準地址，按規(guī)定的次數(shù)反復進行位反向處理存取所述RAM的地址；在反復進行位反向處理時，由返回原地址的次數(shù)減1的次數(shù)作為最大位反向次數(shù)Rmax(Rmax是正整數(shù))；所述第二步通過對基準地址反復位反向處理的次數(shù)，由0次到Rmax次順序巡回反復增加，由此，反復變換存取所述RAM的地址。
并且，在上述本發(fā)明之二中，在所述的高速傅里葉變換方法中的所述第二步進行優(yōu)先使用基數(shù)4的蝶形運算的FFT處理；當用1個符號數(shù)據(jù)的采樣數(shù)為4m(m是正整數(shù))時，最大位反向次數(shù)Rmax為1，當采樣數(shù)為4m·2時，最大位反向次數(shù)Rmax為2m。
關于本發(fā)明之四的解決手段是作為一種用RAM進行高速傅里葉變換的高速傅里葉變換方法，包括有將進行高速傅里葉變換的數(shù)據(jù)用統(tǒng)一的一個符號單位的變換對象的數(shù)據(jù)，存儲于RAM中的第一步；和對在所述第一步中存儲于所述RAM中的變換對象的數(shù)據(jù)，用蝶形運算，進行高速傅里葉變換處理(FFT處理)，將處理結果數(shù)據(jù)存儲于所述RAM的第二步；和在所述第二步中，反復進行將存儲于所述RAM中的處理結果數(shù)據(jù)，由所述RAM讀出的第三步；使用實質(zhì)相同的不同的蝶形運算實行多種FFT處理，在存儲于所述RAM中的反復第N(N是正整數(shù))回的處理結果數(shù)據(jù)中及在存儲于RAM中的反復第(N+1)回的變換對象數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述RAM的同一地址，反復變更實行FFT處理的種類。
根據(jù)上述本發(fā)明之四的高速付里葉變換方法，由于反復變更實行FFT處理的種類，在一個符號的輸出數(shù)據(jù)及下一個符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，可存儲于RAM的同一地址。為此，可將讀出輸出數(shù)據(jù)后的RAM的空區(qū)域作為存儲下一個符號的輸入數(shù)據(jù)的輸入緩沖器使用，無需增加數(shù)據(jù)表式替換用RAM，或省略輸入緩沖器用RAM。因此，在高速傅里葉變換中，能夠削減所需要的存儲容量。
并且，在上述本發(fā)明之四中，在所述的高速傅里葉變換方法中的所述第二步是通過頻率間隔方法用蝶形運算反復交替進行FFT處理和通過時間間隔方法用蝶形運算反復交替進行FFT處理。
有關本發(fā)明之五的解決手段是一種按指定的次數(shù)反復進行為蝶形運算的位反向處理的可變位反向電路，包括進行各1次的位反向處理，串聯(lián)連接多個位反向電路；在所述多個位反向電路中，將個數(shù)等于指定位反向次數(shù)的數(shù)據(jù)進行位反向，剩下的將數(shù)據(jù)通過。
在上述本發(fā)明之五中，在所述的可變位反向電路中，包括對多個采樣數(shù)進行位反向的該可變位反向電路，并且，在輸入數(shù)據(jù)及輸出數(shù)據(jù)中，如符合有效位的位置那樣，通過多個位反向電路使位反向的數(shù)據(jù)位移位的位移位手段。
還有，在上述本發(fā)明之五中，在所述的可變位反向電路中，在所述多個位反向電路的任何一個的前段，設置進行位交換的位交換手段。
有關本發(fā)明之六的解決手段是，(也適用本發(fā)明之一)進行高速傅里葉反變換的高速傅里葉反變換裝置，作為進行高速傅里葉反變換的高速傅里葉反變換裝置，包括用統(tǒng)一符號將輸入數(shù)據(jù)進行高速傅里葉反變換存儲數(shù)據(jù)的RAM；和對所述RAM存儲的輸入數(shù)據(jù)用蝶形運算進行高速傅里葉反變換處理(IFFT處理)的IFFT處理部分；所述RAM對該RAM存儲的一個符號的輸入數(shù)據(jù)通過所述IFFT處理部分的IFFT的處理的結果數(shù)據(jù)作為所述一個符號的輸出數(shù)據(jù)存儲；所述IFFT處理部分是在將一個符號的輸出數(shù)據(jù)及該符號的下一個輸出數(shù)據(jù)存儲于所述RAM中的其他符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述RAM的同一地址，進行IFFT處理。
在上述本發(fā)明之六中，在所述的高速傅里葉反變換裝置中的所述IFFT處理部分包括RAM地址生成部分，生成所述RAM的存取地址，通過該RAM地址生成部分生成的地址，存取所述RAM；所述RAM地址生成部分是在將一個符號的輸出數(shù)據(jù)及該符號的下一個輸出數(shù)據(jù)存儲于所述RAM中的其他符號的輸入數(shù)據(jù)中，表示符號中的順序的索引為通用數(shù)據(jù)，存儲于所述RAM的同一地址，把生成的地址用每個符號進行變換。
還有，在上述本發(fā)明之六中，在所述的高速傅里葉反變換裝置中的所述IFFT處理部分，包括用蝶形運算對存儲于RAM的輸入數(shù)據(jù)進行IFFT處理的蝶形運算部分；所述蝶形運算部分，可使用實質(zhì)相同的不同的蝶形運算實行多種IFFT處理，將一個符號的輸出數(shù)據(jù)及該符號的下一個輸出數(shù)據(jù)存儲于前述RAM中，在其他符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述RAM的同一地址，用每個符號變更實行IFFT處理種類。
關于本發(fā)明之七的解決手段(也適用本發(fā)明之四)是作為一種用RAM進行高速傅里葉反變換的高速傅里葉反變換方法，包括有將進行高速傅里葉反變換的數(shù)據(jù)用統(tǒng)一的一個符號單位的變換對象的數(shù)據(jù)存儲于RAM中的第一步；和對在所述第一步中存儲于所述RAM中的變換對象的數(shù)據(jù)，用蝶形運算，進行高速傅里葉反變換處理(IFFT處理)，將處理結果數(shù)據(jù)存儲于所述RAM的第二步；和在所述第二步中，反復進行將存儲于所述RAM中的處理結果數(shù)據(jù)，由所述RAM讀出的第三步；所述第二步是在存儲于所述RAM中的反復第N(N是正整數(shù))次的處理結果數(shù)據(jù)中及在存儲于RAM中的反復第(N+1)次的變換對象數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于RAM的同一地址，反復變換存取所述RAM地址。
對于本發(fā)明之八的解決手段(也適用本發(fā)明之四)是作為一種用RAM進行高速傅里葉反變換的高速傅里葉反變換方法，包括有將進行高速傅里葉反變換的數(shù)據(jù)用統(tǒng)一的一個符號單位的變換對象的數(shù)據(jù)存儲于RAM中的第一步；和對在所述第一步中存儲于所述RAM中的變換對象的數(shù)據(jù)，用蝶形運算，進行高速傅里葉反變換處理(IFFT處理)，將處理結果數(shù)據(jù)存儲于所述RAM的第二步；和在所述第二步中，反復進行將存儲于所述RAM中的處理結果數(shù)據(jù)，由所述RAM讀出的第三步；所述第二步是可使用實質(zhì)相同的不同的蝶形運算實行多種IFFT處理，在存儲于所述RAM中的反復第N(N是正整數(shù))次的處理結果數(shù)據(jù)中及在存儲于RAM中的反復第(N+1)次的變換對象數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于RAM的同一地址，反復變更實行IFFT處理的種類。
對于本發(fā)明之九的解決手段是作為一種OFDM接收裝置，是將接受到的OFDM信號解調(diào)成接收數(shù)據(jù)的OFDM接收裝置，包括將OFDM信號解調(diào)成基本頻帶信號的數(shù)字解調(diào)部分，和通過該數(shù)字解調(diào)部分解調(diào)的基本頻帶信號進行高速傅里葉變換，對載波的復數(shù)數(shù)據(jù)譯碼的高速傅里葉變換部分，將載波的復數(shù)數(shù)據(jù)的根生成接收數(shù)據(jù)。所述高速傅里葉變換部分是根據(jù)本發(fā)明之一所述的高速傅里葉變換裝置構成的。
最后在本發(fā)明之十的解決手段是作為一種OFDM發(fā)送裝置，是將發(fā)送數(shù)據(jù)調(diào)制成OFDM信號的OFDM發(fā)送裝置，包括對由發(fā)送數(shù)據(jù)生成的載波的復數(shù)數(shù)據(jù)進行高速傅里葉反變換的高速傅里葉反變換部分，和對該高速傅里葉反變換部分的輸出進行頻率變換，生成OFDM信號的數(shù)字調(diào)制部分；所述高速傅里葉反變換部分是根據(jù)本發(fā)明之六所述的高速傅里葉反變換裝置構成的。
以下對附圖作簡單說明

圖1所示是本發(fā)明的實施例1構成高速傅里葉變換裝置的框圖。
圖2所示是本發(fā)明的實施例1在高速傅里葉變換裝置中處理定時的定時圖。
圖3所示是本發(fā)明的實施例1在高速傅里葉變換裝置中RAM切換定時的定時圖。
圖4所示是作為高速傅里葉變換算法的一例基數(shù)4×2時間間隔方法的信號流程圖。
圖5所示是在信號流程中的運算單元圖。
圖6所示是在無地址的可變位反向時RAM間的數(shù)據(jù)傳送圖。
圖7所示是在有地址的可變位反向時RAM間的數(shù)據(jù)傳送圖。
圖8所示是位反向的概要圖。
圖9所示是位反向的一個例子，在采樣數(shù)N＝32時基數(shù)4×2時間間隔方法中的位反向圖。
圖10所示的例圖是通過可變位反向地址的變化，與圖7所示RAM間的數(shù)據(jù)傳送圖相對應。
圖11所示是通過可變位反向地址的變化圖，與在采樣數(shù)N＝32時的基數(shù)4×2時間間隔方法中RAM間數(shù)據(jù)傳送圖相對應。
圖12所示是通過可變位反向地址的變化圖，與在采樣數(shù)N＝16時的基數(shù)4×2時間方法中RAM間數(shù)據(jù)傳送圖相對應。
圖13是當采樣數(shù)N＝32時的信號流程圖，表示在本發(fā)明的實施例1中的蝶形運算的運算順序。
圖14是在圖1所示的本發(fā)明的實施例1的高速傅里葉變換裝置中，由控制部分106生成的輸出，為控制RAM地址生成部105的信號的定時圖。
圖15是在圖1所示的本發(fā)明的實施例1的高速傅里葉變換裝置中，由控制部分106生成的輸出，為控制RAM地址生成部105的信號的定時圖。
圖16是在圖1所示的本發(fā)明的實施例1的高速傅里葉變換裝置中，蝶形運算部分103的運算定時的運算定時圖。
圖17是在圖1所示的本發(fā)明的實施例1的高速傅里葉變換裝置中由第一及第二可變位反向部分113、114構成的例圖。(a)是由選擇形式構成，(b)由目錄形式構成。
圖18所示是在本發(fā)明的實施例1的高速傅里葉變換中，根據(jù)輸入輸出地址生成部111及第一可變位反向部113生成輸入輸出用地址的操作圖，與輸入輸出用定時信號DCN及輸入輸出用位反向信號DBR和輸入輸出用臨時地址DAD及輸入輸出用實際地址RDAD對應的圖。
圖19所示是在本發(fā)明的實施例1的高速傅里葉變換中根據(jù)蝶形地址生成部分112及第二可變位反向部分114生成蝶形運算用地址的操作圖與蝶形運算用定時信號BCN、蝶形運算用步驟信號BST及蝶形運算用位反向信號BBR和蝶形運算用臨時地址BAD及蝶形運算用實際地址RBAD對應的圖。
圖20所示是在本發(fā)明的實施例1的高速傅里葉變換裝置中的地址選擇部115的構成圖。
圖21所示是在本發(fā)明的實施例1的高速傅里葉變換裝置中，數(shù)據(jù)輸入輸出的RAM的存取定時圖。
圖22所示是在本發(fā)明的實施例1的高速傅里葉變換裝置中，蝶形運算中的RAM的存取定時圖。
圖23所示是第一及第二可變位反向部分113、114另一實施例的構成圖，分別對應采樣數(shù)N＝4，8，16，32的構成可實行位反向的可變位反向電路的電路圖。
圖24是圖23所示的構成可變位反向電路的分別構成各電路的電路圖，(a)是構成位反向BR電路圖，(b)是構成位交換BC電路圖，(c)是構成桶形移位器BS電路圖。
圖25是圖23所示的可變位反向電路的各控制信號的設定值圖，(a)是當采樣數(shù)N＝32時，各控制信號的設定值，(b)是當采樣數(shù)N＝16時，各控制信號的設定值，(c)是當采樣數(shù)N＝8時，各控制信號的設定值，(d)是當采樣數(shù)N＝4時，各控制信號的設定值。
圖26是當采樣數(shù)N＝8時，圖23所示的可變位反向電路的工作圖，(a)是當位反向次數(shù)為1時的工作圖，(b)是當位反向次數(shù)為2時的工作圖。
圖27是在無位交換時，當采樣數(shù)N＝8時，圖23所示的可變位反向電路的工作圖，(a)是當位反向次數(shù)為1時的工作圖，(b)是當位反向次數(shù)為2時的工作圖。
圖28是本實施例，可對應采樣數(shù)N＝2i(2≤N≤11)的可變位反向電路的構成圖。
圖29是本發(fā)明的實施例2的高速傅里葉變換裝置的構成框圖。
圖30是在本發(fā)明的實施例2的高速傅里葉變換裝置中，第一RAM用位反向信號RBR0及第二RAM用位反向信號RBR1和第一及第二RAM101、102(RAM#0、RAM#1)工作關系的定時圖。
圖31是本發(fā)明的實施例3的高速傅里葉變換的構成框圖。
圖32是高速傅里葉變換算法的一例的信號流程圖，(a)是表示基數(shù)2時間間隔方法的信號流程圖，(b)是表示基數(shù)2頻率間隔方法的信號流程圖。
圖33是表示在本發(fā)明的實施例3中RAM間數(shù)據(jù)傳送的圖例，每次交替進行時間間隔方法和頻率間隔方法的符號時的RAM間數(shù)據(jù)傳送。
圖34是本發(fā)明的實施例4的高速傅里葉變換的構成框圖。
圖35是表示高速傅里葉反變換的信號流程的運算單元圖。
圖36是表示使用本發(fā)明的高速傅里葉變換裝置的OFDM接收裝置的構成圖。
圖37是表示使用本發(fā)明的高速傅里葉變換裝置的OFDM發(fā)送裝置的構成圖。
符號說明101——第一RAM；102——第二RAM；103，303——蝶形運算部分；105，205，305——RAM地址生成部分；106，206，306——控制部分；111——輸入輸出地址生成部分；112——蝶形地址生成部分；113——第一可變位反向部分；114——第二位可變位反向部分；115，215——地址選擇部分；121——第一數(shù)據(jù)選擇部分；122——第二數(shù)據(jù)選擇部分；131，231——RA地址變換部分；341——頻率間隔運算部分；342——時間間隔運算部分；DAD——輸入輸出用臨時地址；BAD——蝶形運算用臨時地址；RDAD——輸入輸出用實際地址；RBAD——蝶形運算用實際地址；DBR——輸入輸出用位反向信號；BBR——蝶形運算用位反向信號；RSL——RAM選擇信號；RBR0——第一RAM用位反向信號；RBR1——第二RAM用位反向信號；701 704——位反向電路；711——位變換電路(位變換手段)；721——桶形移位器(位移位手段)；11——數(shù)字解調(diào)部分；12——高速傅里葉變換部分；22——高速傅里葉反變換部分；23——數(shù)字調(diào)制部分。
下面，參照附圖，說明本發(fā)明實施例1的高速傅里葉變換裝置。
圖1所示是本發(fā)明的實施例1高速傅里葉變換裝置的構成框圖。在圖1中，101、102是存儲輸入輸出數(shù)據(jù)及蝶形運算時的中間數(shù)據(jù)的第一及第二RAM(在圖1中為RAM#0，RAM#1)、103是進行蝶形運算的蝶形運算部分，104是用蝶形運算生成算子的算子生成部分，105是為生成存取第一及第二RAM的地址的RAM地址生成部分，106是控制RAM地址生成部105等的控制部分。
作為RAM地址生成部105的構成要素，111是生成數(shù)據(jù)輸入輸出時的RAM地址的基本的輸入輸出用臨時地址DAD的輸入輸出地址生成部分，112是生成蝶形運算時的RAM地址的基本的蝶形運算用臨時地址BAD的蝶形地址生成部分，113是對通過輸入輸出地址生成部111生成的輸入輸出用臨時地址DAD，僅根據(jù)輸出用位反向信號DBR指示的次數(shù)，進行位反向處理(詳細后述)，由此，生成輸入輸出用實際地址RDAD的第一可變位反向部分，114是對通過蝶形地址生成部分112生成的蝶形運算用臨時地址BAD，僅根據(jù)蝶形運算用位反向信號BBR指示的次數(shù)，進行位反向處理，由此，生成蝶形運算用實際地址RBAD的第二可變位反向部分，115是由第一可變位反向部分113輸出的輸入輸出用實際地址RDAD及第二可變位反向部分114輸出的蝶形運算用實際地址RBAD作為輸入，一方面，作為第一RAM101的地址，另一方面，作為第二RAM102的地址選擇輸出的地址選擇部分。通過第一及第二可變位反向部分113、114及地址選擇部分115構成RAM地址變換部分131。
還有，121是將該高速傅里葉變換裝置的輸入數(shù)據(jù)及蝶形運算部分103的運算結果數(shù)據(jù)作為輸入，一方面，作為第一RAM101的輸入數(shù)據(jù)，另一方面，作為第二RAM102的輸入數(shù)據(jù)選擇輸出的第一數(shù)據(jù)選擇部分，122是將第一及第二RAM101、102的輸出數(shù)據(jù)作為輸入，一方面，作為該高速傅里葉變換裝置的輸出數(shù)據(jù)，另一方面，作為蝶形運算部分103的輸入數(shù)據(jù)選擇輸出的第二數(shù)據(jù)選擇部分。
由蝶形運算部分103，算子生成部分104，RAM地址生成部分105，控制部分106，以及第一及第二數(shù)據(jù)選擇部分121，122，構成FFT處理部。
關于以上構成的本實施例高速傅里葉變換裝置，下面，說明其工作。在以下的說明中，進行傅里葉變換的采樣數(shù)單位數(shù)據(jù)稱為一個符號。
圖2所示是本發(fā)明的實施例在高速傅里葉變換裝置中處理定時的定時圖。本實施例如圖2所示，作為第i(i是整數(shù))次的符號處理，符號輸入后，在第(i+1)次的符號輸入期間進行蝶形運算，在第(i+2)次的符號輸入期間進行傅里葉變換后的符號輸出(圖2中劃斜線部分)。即在本實施例中，進行一個符號的輸入期間作為一個符號期間，在一個符號期間，進行覆蓋符號輸入和前一個符號的蝶形運算和前二個符號的符號輸出。換言之，在第i次的符號輸入期間，并列進行第(i-1)次的符號的蝶形運算和第(i-2)次的符號輸出。
在本實施例中，通過適當替換二個RAM101、102，實現(xiàn)以上操作。
圖3所示是本發(fā)明的實施例1在高速傅里葉變換裝置中RAM切換定時的定時圖。圖3表示在進行采樣數(shù)N(N是正整數(shù))的高速傅里葉變換時RAM替換定時，x(0)-x(N-1)是各符號的輸入數(shù)據(jù)(變換前的數(shù)據(jù))、X(0)-X(N-1)是各符號的輸出數(shù)據(jù)(變換后的數(shù)據(jù))。還有，F(xiàn)FT處理(i)(i是整數(shù))表示第i次的符號的高速傅里葉變換處理。
在本實施例中，使用二個RAM101、102(RAM#0、RAM#1)中的一個，進行第偶數(shù)次的符號的高速傅里葉變換，用另一個進行第奇數(shù)次的符號的高速傅里葉變換。如圖3所示，在FFT處理(i)中，在第i次的符號輸入期間，存儲輸入數(shù)據(jù)x(0)-x(N-1)于第一RAM101中，在第(符號輸入(i))、(i+1)次的符號輸入期間，對第一RAM101存儲中間數(shù)據(jù)的同時，進行蝶形運算，在第(蝶形運算(i))、(i+2)次的符號輸入期間，將存儲于第一RAM101中的數(shù)據(jù)作為輸出數(shù)據(jù)X(0)-X(N-1)讀出(符號輸出(i))。同樣，用第一RAM101實行FFT處理(i-2)及FFT處理(i+2)，用第二RAM102實行FFT處(i-1)及FFT處理(i+1)。
并且，在一個符號期間內(nèi)，使用同一RAM進行覆蓋符號輸入(i)和符號輸出(i-2)。其結果，在一個符號期間作為符號輸入、輸出用或是蝶形運算用分別每交替替換使用二個RAM101，102。通過數(shù)據(jù)選擇部分121，122進行二個RAM101、102的替換。
通過符號輸入和符號輸出的重疊(操作)，能夠?qū)⒍鄠€RAM存取及運算作為蝶形運算的運算期間充當一個符號期間。這樣，實現(xiàn)對第一及第二RAM101、102要求的減低工作速度及蝶運算部分103的電路規(guī)模。
圖4所示是作為高速傅里葉變換算法的一例基數(shù)4×2時間間隔方法的信號流程圖。還有，圖5所示是在信號流程中的運算單元圖。圖4是當采樣數(shù)N＝32時的信號流程圖，x(0)～x(N-1)是變換前的輸入數(shù)據(jù)，X(0)-X(N-1)是變換后的輸出數(shù)據(jù)，Wi是算子乘法的系數(shù)?；鶖?shù)4×2表示基數(shù)4蝶形運算和基數(shù)2蝶形運算的組合運算。
如圖4所示，在高速傅里葉變換算法中，對輸入數(shù)據(jù)x(0)-x(N-1)進行數(shù)步驟單位的蝶形運算和步驟間的算子乘法，生成輸出數(shù)據(jù)X(0)-X(N-1)。在圖4所示的基數(shù)4×2時間間隔方法中，在前半個的二個步驟中(步驟0，步驟1)進行基數(shù)4蝶形運算，在最終步驟中(步驟2)，進行基數(shù)2蝶形運算。
還有如圖5所示，各運算根據(jù)下列算式進行。
<基數(shù)4蝶形運算>
X0＝x0+x1+x2+x3X1＝x0-j·x1-x2+j·x3X2＝x0-x1+x2-x3X3＝x0+j·x1-x2-j·x3<基數(shù)2蝶形運算>
X0＝x0+x1
X1＝x0-x1<算子算法>
Y＝y(tǒng)·WiW=e-j·2π/N]]>在高速傅里葉變換算法中，輸入數(shù)據(jù)x(0)-x(N-1)和輸出數(shù)據(jù)x(0)-X(N-1)具有不同順序的特點。
如圖4所示，在基數(shù)4×2時間間隔方法中，輸出數(shù)據(jù)X(j)由上開始升序為j＝0，1，2，3…，與此相對應的輸入數(shù)據(jù)x(j)＝0，8，16，24…為跳躍值。
為重疊符號輸入和符號輸出，有必要進行并行輸出數(shù)據(jù)的讀出和輸入數(shù)據(jù)的寫入，為此，在一個符號的輸出數(shù)據(jù)和下一個符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，有必要存儲于RAM的同一地址。因此，以往為合并存儲于輸入數(shù)據(jù)和輸出數(shù)據(jù)的RAM的順序，如圖4所示在高速傅里葉變換算法中，將輸入數(shù)據(jù)x(j)的順序與輸出數(shù)據(jù)x(j)同樣，由上開始升序為j＝0，1，2，3…作為必要的數(shù)據(jù)表式替換。
對此，本實施例用位反向處理，每次用把取RAM地址用符號進行變換，由此實現(xiàn)與數(shù)據(jù)的表式替換等效的處理，不要數(shù)據(jù)的表式替換。具體來說，每次把對基準地址的位反向處理的反復次數(shù)用符號進行變更(將此稱為‘可變位反向’)由此，每次把存取RAM地址用符號進行變換。
圖6及圖7所示是在本實施例中，通過地址的可變位反向的效果圖，圖6是在無地址的可變位反向時RAM間的數(shù)據(jù)傳送圖，圖7是在有地址的可變位反向時RAM間的數(shù)據(jù)傳送圖。圖6及圖7表示包括采樣數(shù)N＝8時的RAM間數(shù)據(jù)傳送，只表示高速傅里葉變換裝置中二個RAM中的一個RAM。將第偶數(shù)次或第奇數(shù)次的其中任何一個符號的輸入輸出數(shù)據(jù)以及該符號的輸入數(shù)據(jù)的蝶形運算的中間數(shù)據(jù)存儲于所述RAM中的一個。
在用高速傅里葉變換對第i次符號的FFT處理中，在將作為符號輸入的輸入數(shù)據(jù)x(0)-x(7)存儲于RAM之后，一邊將運算時的中間數(shù)據(jù)存儲于RAM中，一邊進行蝶形運算，讀出存儲于RAM中的輸出數(shù)據(jù)X(0)-X(7)的符號，并輸出。
在這種情況下，如圖6所示，在無地址的可變位反向時的RAM間的數(shù)據(jù)傳送中，F(xiàn)FT處理[i]的輸出數(shù)據(jù)X(k)和FFT處理[i+2]的輸入數(shù)據(jù)x(k)不一定存儲于RAM的同一地址。因此，在讀出FFT處理[i]的輸出數(shù)據(jù)X(k)之后，為在同一地址存儲FFT處理[i+2]的輸入數(shù)據(jù)x(k)，需要數(shù)據(jù)的表式替換。
另一方面，如圖7所示，本實施例在有地址的可變位反向時的RAM間的數(shù)據(jù)傳送中，通過位反向的FFT處理每次變化輸入輸出用地址及蝶形運算用地址，由此，存儲了FFT處理[i]的輸出數(shù)據(jù)X(k)的RAM地址和存儲FFT處理[i+2]的輸入數(shù)據(jù)x(k)的RAM地址，可作為同一地址。因此，讀出FFT處理[i]的輸出數(shù)據(jù)X(k)之后，可在同一地址存儲FFT處理[i+2]的輸入數(shù)據(jù)x(k)，可實現(xiàn)符號輸入和二個前符號輸出的重疊(操作)。
輸入輸出用地址及蝶形運算用地址的變化，能通過位反向次數(shù)控制。位反向次數(shù)使FFT處理每次增加，當達到最大位反向次數(shù)Rmax(Rmax是正整數(shù))之后，初始化為0。在反復進行了位反向處理時，最大位反向次數(shù)Rmax是由返回原地址的次數(shù)開始減1的次數(shù)，根據(jù)用采樣數(shù)和使用FFT處理的蝶形運算的種類等來決定。在圖7所表示的例子中，最大位反向次數(shù)Rmax是兩次，位反向次數(shù)由0到2巡回，每次更新FFT處理。圖8所示是位反向的概要圖。位反向是由數(shù)據(jù)的輸入順序開始為算出高速傅里葉變換必要的數(shù)據(jù)順序的方法。具體來說如圖8所示，首先，將表示數(shù)據(jù)的輸入順序的2進制的位對應在蝶形運算中的各步驟由LS開始順次成組化。把對應步驟S的位數(shù)作為r(s)，r(S)＝log2(步驟S的基數(shù))…(1)(S＝0，1，…，M-1M是步驟數(shù))然后，將成組化的位，原樣保持組內(nèi)的位的位置，通過轉(zhuǎn)換上位和下位，進行位反向。
圖9所示是位反向的一個例子，如圖4所示那樣，在采樣數(shù)N＝32時的基數(shù)4×2時間間隔方法中表示位反向的圖。當采樣數(shù)N＝32時，由N＝32＝25開始，表示數(shù)據(jù)的輸入順序的二進制數(shù)是5位。首先，在蝶形運算中對應各步驟將二進制數(shù)由LSB開始順序成組化。如圖4所示那樣，由于用步驟0，1，進行基數(shù)4蝶形運算，用步驟2進行基數(shù)2蝶形運算，由式(1)得到，r(0)＝r(1)＝log24＝2r(2)＝log22＝1因此，將表示數(shù)據(jù)的輸入順序的二進制數(shù)由LSB開始2位、2位、1位成組化。成組化之后，原樣保持組內(nèi)的位位置，通過轉(zhuǎn)換上位和下位，進行位反向。其結果如圖9所示，通過位反向，將位反向前的位列a4 a3 a2 a1a0變換成位列a1 a0 a3 a2 a4。
在本實施例中，如圖8及圖9所示，采用反復進行位反向的可變位反向，適當變換在數(shù)據(jù)輸入輸出及蝶形運算中的RAM地址。
圖10所示的例圖是通過可變位反向地址的變化圖，圖7所示是RAM間的數(shù)據(jù)傳送圖。圖7所示是在采樣數(shù)N＝8時的基數(shù)4×2時間間隔方法中，RAM間的數(shù)據(jù)傳送圖，地址的位數(shù)是N＝8＝23開始的3位，然后3位地址由LSB開始順次2位、1位成組化使之位反向。因此，由位反向前的臨時地址a2 a1 a0開始作為實際地址通過位反向生成a2a1 a0(位反向次數(shù)＝0)，a1 a0 a2(位反向次數(shù)＝1)，a0 a2 a1(位反向次數(shù)＝2)。并且，各地址位右邊的數(shù)字列是用10進制數(shù)表示的通過各地址位的地址順序。
圖11所示是通過可變位反向地址的變化圖，與采樣數(shù)N＝32時的基數(shù)4×2的時間間隔方法中的RAM間數(shù)據(jù)傳送圖相對應。在圖11中，采樣數(shù)N是32(＝25)的地址的位數(shù)是5，用步驟0，1進行基數(shù)4蝶形運算，用步驟2進行基數(shù)2蝶形運算，5位的地址是由LSB開始，順序2位，2位，1位成組位反向。因此，由位反向前的臨時地址a4a3a2a1a0通過位反向，生成作為實際地址的a4 a3 a2 a1 a0(位反向次數(shù)＝0)，a1 a0 a3 a2 a4(位反向次數(shù)＝1)，a2 a4 a0 a3 a1(位反向次數(shù)＝2)，a3a1a4a0a2(位反向次數(shù)＝3)，以及a0a2a1a4a3(位反向次數(shù)＝4)。
圖12所示是通過可變位反向地址的變化圖，與在采樣數(shù)N＝16時的基數(shù)4×2時間的間隔方法中的RAM間數(shù)據(jù)傳送圖相對應。在圖12中，采樣數(shù)N是16(＝24)的地址的位數(shù)是4，用步驟0，1進行包括基數(shù)4的蝶形運算，地址的位是由LSB開始順序2位，2位成組位反向。因此，由位反向前的臨時地址a3 a2 a1 a0開始，通過位反向生成作為實際地址的a3 a2 a1 a0(位反向次數(shù)＝0)及a1 a0 a3 a2(位反向次數(shù)＝1)。
由圖10-圖12中明顯可知，反復進行地址的位反向時必須返回原地址。因此，必要的實際地址的個數(shù)是有限的。例如，對基準地址反復位反向處理的次數(shù)由0次到最大位反向次數(shù)Rmax順次巡回增加，可生成實際地址。
還有，在圖10的情況下，經(jīng)三次反復位反向返回原地址的最大位反向次數(shù)Rmax是2。同樣，在圖11的情況下，最大位反向次數(shù)Rmax是4，在圖12的情況下，最大位反向次數(shù)Rmax是1。將基數(shù)4×2時間間隔方法優(yōu)先使用基數(shù)4蝶形運算時，采樣數(shù)N和最大位反向次數(shù)Rmax的關系，可由下式表示。
N＝4m(m是正整數(shù))時Rmax＝1N＝4m·2(m是正整數(shù))時Rmax＝log2N-1＝2m…(2)以下，以采樣數(shù)N＝32時為例，如圖1所示，說明本實施例的高速傅里葉變換裝置的各部分的詳細構成和作用。
圖13是采樣數(shù)N＝32時的信號流程圖，在本實施例中，表示蝶形運算的運算順序。在圖13中，給相當于蝶形運算部分加了號碼，作為本實施例中蝶運算的順序。為減少裝置的電力消耗，算子運算的系數(shù)的變化少，在基數(shù)4的步驟中，由上開始順序每隔4S(S是步驟號碼S＝0，1，…)個實行蝶形運算。在基數(shù)2的步驟中由上順序?qū)嵭械芜\算。
如圖13所示，作為用運算順序進行的處理，說明本實施例高速傅里葉變換裝置的各部分構成及作用。
圖14及圖15是由控制部分106生成的輸出，為控制RAM地址生成部分105的信號所表示的定時圖。在圖14中，DCN是控制輸入輸出地址生成部分111的動作定時的輸入輸出用定時信號，BCN，BST是控制蝶形地址生成部分112的動作定時的蝶形運算用定時信號及蝶形運算用步驟信號。以采樣數(shù)為N，輸入輸出用定時信號DCN是log2(N)位的信號，其值是在一個符號期間由0到(N-1)順次變化，每次巡回符號期間。這里由于N＝32，輸入輸出用定時信號DCN是5(＝log232)位的信號。并且，以蝶形運算的步驟數(shù)為M，蝶形運算用步驟信號BST的值在一個符號期間由0到(M-1)順序變化，還有，蝶形運算用定時信號BCN是蝶形運算用步驟信號BST的值在一定的時間內(nèi)由0到(N-1)順次變化。
并且在圖15中，DBR是控制第一可變位反向部分113的輸入輸出用位反向信號，BBR是控制第二可變位反向部分114的蝶運算用位反向信號，RSL是控制地址選擇部分115的選擇動作的RAM選擇信號。蝶形運算用位反向信號BBR是由0到最大位反向次數(shù)Rmax順序巡回更新，輸入輸出用位反向信號DBR是比蝶形運算用位反向信號BBR延遲一個符號期間，由0到Rmax順序巡回更新，還有，RAM選擇信號RSL在每個符號期間向“H”電平和“L”電平轉(zhuǎn)換。
圖16是蝶形運算部分103的運算定時的定時圖。蝶形運算部分103是用進行基數(shù)4的蝶形運算步驟進行三個算子乘法及一個基數(shù)4蝶形運算，在進行基數(shù)2的蝶形運算時，進行二個算子乘法及二個基數(shù)2蝶形運算。也就是說，進行4輸入4輸出的運算。因此，如圖16所示，蝶形運算部分103通過對由第一RAM101或第二RAM102的第二數(shù)據(jù)選擇部分122讀出的輸入數(shù)據(jù)D0-D3進行算子乘法及基數(shù)4或基數(shù)2的蝶形運算，輸出數(shù)據(jù)X0-X3。數(shù)據(jù)的輸入輸出通過控制部106被進行生成的蝶形運算用定時信號BCN的每更新周期，對輸入數(shù)據(jù)D0-D3的輸入定時，輸出數(shù)據(jù)X0-X3的輸出定時只延遲4周期。
輸入輸出地址生成部111是將通過控制部分106生成的輸入輸出用定時信號DCN作為輸入，生成輸入輸出用臨時地址DAD。決定輸入輸出用臨時地址DAD，與位反向次數(shù)沒關系，輸入地址生成部111是將5位信號的輸入輸出定時信號DCN作為輸入輸出用臨時地址DAD原樣輸出。
蝶形運算生成部分112是將由控制部分106生成的蝶形運算用定時信號BCN作為輸入，生成蝶形運算用臨時地址BAD。與位反向次數(shù)沒關系，蝶形運算用臨時地址BAD由步驟號碼及蝶形運算來決定，蝶形地址生成部分112用定時信號BCN的一部分或全部的位，根據(jù)蝶形運算用步驟信號生成蝶形運算用臨時地址BAD。
第一可變位反向部分113是通過輸入輸出地址生成部分111生成的輸入輸出用臨時地址DAD作為輸入，對該輸入輸出用臨時地址DAD通過控制部分106生成的輸入輸出用位反向信號DBR進行指示的次數(shù)的位反向處理，生成輸入輸出用實際地址RDAD。同樣，第二可變位反向部分114通過蝶形地址生成部分112生成的蝶形運算用臨時地址BAD作為輸入，對該蝶形運算用臨時地址BAD通過控制部生成的蝶形運算用位反向信號BBR，進行指示的次數(shù)的位反向處理，生成蝶形運算用實際地址RBAD。
圖17是由第一及第二可變位反向部分113、114構成的例圖。圖17(a)是選擇形式的構成例，對輸入的臨時地址DAD(BAD)，分別生成由無位反向的地址、由一次位反向部分501，將位反向進行一次的結果的地址、由二次位反向部分502，將位反向進行二次的結果的地址、…由Rmax次位反向部分503，將位反向進行Rmax次的結果的地址，通過由生成的地址中選擇504，根據(jù)位反向信號DBR(BBR)選擇輸出實際地址RDAD(RBAD)。
還有，圖17(b)是目錄形式的構成例，對臨時地址DAD(BAD)位反向結果的各地址存儲于預先目錄(ROM)505中，在輸入的臨時地址DAD(BAD)的上位(或下位)通過位連接電路506連接位反向信號DBR(BBR)的數(shù)據(jù)作為參照地址，由目錄505開始讀出實際地址RDAD(RBAD)。
圖18是在本實施例中根據(jù)輸入輸出地址生成部分111及第一可變位反向部分113生成輸入輸出用地址的操作圖，與輸入輸出用定時信號DCN及輸入輸出用位反向信號DBR和輸入輸出用臨時地址DAD及輸入輸出用實際地址RDAD對應的圖。如圖18所示那樣，輸入輸出用臨時地址DAD與輸入輸出用位反向信號DBR的值沒關系，常等于輸入輸出用定時信號DCN。并且，輸入輸出用實際地址RDAD，對輸入輸出臨時地址，由LSB開始2位、2位、1位與組分開，僅用輸入輸出用位反向信號DBR的值的次數(shù)，反復位反向。
圖19所示是在本發(fā)明的實施例中根據(jù)蝶形地址生成部分112及第二可變位反向部分114生成蝶形運算用地址的操作圖，與蝶形運算用定時信號BCN、蝶形運算用步驟信號BST及蝶形運算用位反向信號BBR和蝶形運算用臨時地址BAD及蝶形運算用實際地址RBAD對應的圖。如圖19所示，蝶形運算用臨時地址BAD與蝶形運算用位反向信號BBR的值沒關系，以蝶形運算用定時信號BCN為基準，根據(jù)蝶形運算用步驟信號BST決定。并且，蝶形運算用實際地址RBAD對蝶形運算用臨時地址BAD，由LSB開始2位、2位、1位與組分開，僅用蝶形運算用位反向信號BBR的值的次數(shù)，反復位反向。
地址選擇部分115以由第一位反向電路113輸出的輸入輸出用實際地址RDAD以及第二位反向電路114輸出的蝶形運算用實際地址RBAD作為輸入，根據(jù)由控制部106輸入的RAM選擇信號RSL，一方面作為第一RAM101的地址，另一方面，作為第二RAM102的地址選擇輸出。
圖20是表示地址選擇部分115的構成圖。在圖20中，601～603是選擇電路，611～614是寄存器。通過第一及第二RAM101、102中地址選擇部分115輸出輸入輸出用實際地址RDAD的RAM將存儲于指定的地址RDAD的輸出數(shù)據(jù)讀出之后，將輸入數(shù)據(jù)寫入同一地址。另一方面，通過地址選擇部隊115輸出蝶形運算用實際地址RBAD的RAM也同樣，將存儲于指定地址RBAD的數(shù)據(jù)，作為蝶形運算部分103的輸入數(shù)據(jù)讀出之后，將蝶形運算部分103的輸出數(shù)據(jù)寫入同一地址。
但是，如圖16所示，由于蝶形運算部分103的數(shù)據(jù)輸出相對數(shù)據(jù)輸入的定時為遲，地址選擇部分115如圖20所示，為保持蝶形運算用地址RBAD規(guī)定的期間，備置寄存器611～614。寄存器611～614與蝶形運算用定時信號BCN的更新周期同期動作，4段串行連接這種寄存器，因此，地址選擇部分115在蝶形運算部分113的數(shù)據(jù)輸出對數(shù)據(jù)輸入延遲4周期之間，可保持蝶形運算用實際地址RBAD。選擇電路603是蝶形運算用實際地址RBAD及延遲4周期的蝶形運算用實際地址RBAD的任何一個，通過蝶形運算用地址選擇信號BADSL選擇輸出。選擇電路601及602是根據(jù)RAM選擇信號RSL，由輸入輸出用實際地址RDAD及選擇電路603輸出的蝶形運算用實際地址RBAD中，將一個作為第一RAM101的地址，另一個作為第二RAM102的地址選擇輸出。
圖21及圖22是表示地址選擇部分115輸出的RAM地址，即由RAM地址生成部分105生成的用RAM地址的RAM存取定時的定時圖。圖21是數(shù)據(jù)輸入輸出中的RAM的存取定時圖。圖22是進行蝶形運算時的RAM的存取定時圖。在圖21、圖22中，劃斜線的部分是表示同一地址的RAM存取。
如圖21所示，在數(shù)據(jù)輸入輸出中，將輸入輸出用定時信號DCN的更新周期分成二半，作為讀出前半周期，寫入后半周期，進行RAM存取。這時，在輸入輸出用定時信號DCN的一個更新周期中，對同一地址進行數(shù)據(jù)讀出和寫入。
在蝶形運算中，如圖22所示，將蝶形運算用定時信號BCN的更新周期分成兩半，讀出用前半周期，寫入用后半周期，進行RAM存取。這時，在蝶形運算用定時信號BCN的一個更新周期中的數(shù)據(jù)讀出和所述一個更新周期開始4周期延遲的更新周期中的數(shù)據(jù)寫入對同一地址進行。
如上所述，本實施例是利用使對基本地址的位反向次數(shù)變成每個符號，使存取RAM的地址變換成每個符號，由此，在一個符號的輸出數(shù)據(jù)和下一個符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，可存儲于RAM的同一地址。也就是說，讀出RAM中的一個符號的輸出數(shù)據(jù)后，可在同一地址寫入下一個符號的輸入數(shù)據(jù)。讀出輸出數(shù)據(jù)后的RAM的空區(qū)域，存儲下一個符號的輸入數(shù)據(jù)，由于可作為輸入緩沖器使用，不需要輸入緩沖用RAM。因此，可由二個RAM構成輸入緩沖器，使用第一RAM進行連續(xù)多個符號中的第偶數(shù)次的符號處理，同時，用第二RAM進行第奇數(shù)次的符號處理那樣適當?shù)霓D(zhuǎn)換，因此，由二個RAM可以構成。
還有，如圖17所示的為在采樣數(shù)是固定的情況下可變位反向部分113、114的構成。在高速傅里葉變換裝置用于通信設備的情況下，在其通信規(guī)格上，必須可實行多種類采樣數(shù)的高速傅里葉變換。由于本實施例高速傅里葉變換裝置對應多個采樣數(shù)，需要對應各采樣數(shù)的地址生成構成可變位反向部分113、114。的換言之，可實行變換模式不同的多個可變位反向的可變位反向電路。
例如，如17(a)所示，由于分別設置各有關采樣數(shù)，對各采樣數(shù)地址生成，可構成可變位反向電路。所以在這種情況下，電路規(guī)模變大，一個RAM地址生成部105的電路規(guī)模也隨之增大，這是不希望的。
所以，在本實施例中，構成用小規(guī)模電路實現(xiàn)變換模式不同的多個可變位反向的可變位反向電路。
圖23是第一及第二可變位反向部分113、114另一實施例的構成圖，表示用小規(guī)模電路實現(xiàn)變換模式不同的多個可變位反向的可變位反向電路的電路圖。具體說來，圖23所表示的可變位反向電路，分別對采樣數(shù)N＝4，8，16，32，構成可實行可變位反向。在圖23中，701～704是位反向電路(BR)、711是作為位交換手段的位交換電路(BC)、721是作為位移位手段的同式移位器(BS)。
圖24是圖23所示的構成可變位反向電路的各電路分別構成的電路圖，同圖中，(a)是構成位反向BR電路圖，(b)是構成位交換BC電路圖，(c)是構成同式移位器BS電路圖。
如圖23所示，各位反向電路701～704是由位反向控制信號BRSEL的各位控制。并且如圖24(a)所示，各位反向電路701～704對應位反向控制信號BRSEL的位，在“0”時，將通過的輸入數(shù)據(jù)照原樣輸出，在“1”時，如圖9所示那樣，在采樣數(shù)N＝32時的基數(shù)4×2時間間隔方法中，進行位反向。動作的轉(zhuǎn)換是根據(jù)位反向控制信號BRSEL由選擇801進行。
還有，位交換電路711是由位交換控制信號BCSEL控制的。并且如圖24(b)所示，位交換控制信號BCSEL為“0”時，將通過的輸入數(shù)據(jù)照原樣輸出，為“1”時，將輸入數(shù)據(jù)的位上下調(diào)轉(zhuǎn)輸出，動作的轉(zhuǎn)換是根據(jù)位交換控制信號BCSEL由選擇802進行。
還有，同式移位器721是由移位控制信號BSSEL(2位)控制，如圖24(c)所示，由移位控制信號BSSEL的下位位轉(zhuǎn)換控制的選擇803和由上位位轉(zhuǎn)換控制的選擇804串聯(lián)連接。選擇803是當移位控制信號BSSEL的下位位為“0”時，將通過的輸入數(shù)據(jù)照原樣輸出，為“1”時，將輸入數(shù)據(jù)的1位向右移位。選擇804是當移位控制信號BSSEL的上位為“0”時，將通過的輸入數(shù)據(jù)照原樣輸出，為“1”時，將輸入數(shù)據(jù)2位向右移位。通過這樣的動作，輸入桶形移位器721的數(shù)據(jù)，移位控制信號BSSEL為“00”時，照原樣，為“01”時向右移位1位，為“10”時，向右移位2位，為“11”時，向右移位3位輸出。
圖25是圖23所示的可變位反向電路的各控制信號的設定值圖，(a)是當采樣數(shù)N＝32時各控制信號的設定值，(b)是當采樣數(shù)N＝16時各控制信號的設定值，(c)是當采樣數(shù)N＝8時各控制信號的設定值，(d)是當采樣數(shù)N＝4時各控制信號的設定值。
位反向控制信號BRSEL對應位反向次數(shù)變化，由位反向電路701～704中的輸入側僅按位反向次數(shù)單位進行位反向，設定其值。例如當采樣數(shù)N＝32時，如圖25(a)所示，位反向控制信號BRSEL在位反向次數(shù)為1時，僅位反向電路701象進行位反向那樣，設定“0001”，并且，在位反向次數(shù)為3時，僅位反向電路701～703象進行位反向那樣，設定“0111”。
位交換控制信號BCSEL僅當采樣數(shù)N＝8時，對應位反向次數(shù)變化，位反向電路701僅當進行位反向時，設定“1”。也就是說，位交換電路711當采樣數(shù)N＝8時，僅反位反向次數(shù)為1或是2時，進行位交換。
在采樣數(shù)N＝32以外情況下，當位反向次數(shù)是奇數(shù)時移位控制信號BSSEL為“00”以外的值。并且，該值對應采樣數(shù)設定。采樣數(shù)N＝16時，如圖25(b)所示為“01”，采樣數(shù)N＝8時，如圖25(c)所示為“10”，采樣數(shù)N＝4時，如圖25(d)所示為“11”。也就是說，桶形移位器721當采樣數(shù)N＝16的情況下，位反向次數(shù)為1時，將數(shù)據(jù)向右移位1位，當采樣數(shù)N＝8的情況下，位反向次數(shù)為1時，將數(shù)據(jù)向右移位2位，當采樣數(shù)N＝4時情況下，位反向次數(shù)為1時，數(shù)據(jù)向右移位3位。
如圖23所示，關于可變位反向電路的動作，以采樣數(shù)N＝8時為例，說明如下這時的可變位反向如圖10所示，由位反向前的臨時地址a2 a1 a0開始，作為實際地址，生成a2 a1 a0(位反向次數(shù)＝0)，a1 a0 a2(位反向次數(shù)＝1)，a0 a2 a1(位反向次數(shù)＝2)。
圖26是當采樣數(shù)N＝8時，圖23所示的可變位反向電路的工作圖，同圖中，(a)是表示當位反向次數(shù)為1時的動作，(b)是表示當反向次數(shù)為2時的動作。
當位反向次數(shù)為1時，如圖26(a)所示，進行位交換，位反向，以及2位移位。也就是說，由于位交換控制信號BCSEL為“1”，通過位交換電路711進行位交換，由于位反向控制信號BRSEL為“0001”，僅通過位反向電路701，進行位反向，而且，由于位移控制信號BSSEL為“10”通過桶形移位器721，進行2位的位移位。通過這樣的動作生成的位列的下位3位是有效地址，由地址a2 a1 a0作為實際地址生成a1 a0 a2。
當位反向次數(shù)為2時，如圖26所示，進行位交換，及2次的位反向。也就是說，由于位交換控制信號BCSEL為“1”，通過位交換電路711進行位交換，由于位反向控制信號BRSEL為“0011”，通過位反向電路701、702進行位反向。另一方面，由于位移位控制信號BSSEL為“00”，通過桶形移位器721不進行位移位。通過這樣動作生成的位列的下位3位是有效地址，由臨時地址a2 a1 a0作為實際地址生成a0 a2 a1。
在采樣數(shù)N＝8的情況下，位反向次數(shù)為1或是2時，如果進行位交換，將生成錯誤實際地址。圖27是表示無位交換時的動作，當位反向次數(shù)為1時，(a)表示作為實際地址生成a1 a0 a3，當位反向問次數(shù)為2時，(b)表示作為實際地址生成a0 a3 a1，是一起誤動作。
下面對在一般擴大的情況下，本實施例的可變位反向電路有關構成方法及控制方法進行說明。此處說明使用以下變量。
N(i)一對應采樣數(shù)但是，N(i)＝2i(i是正數(shù)數(shù)Mmin≤i≤Mmax)Rmax(i)-在采樣數(shù)N(i)的最大位反向次數(shù)AD
～AD[Mmax-1]-進行可變位反向的地址<構成方法>
·位反向電路BR設置采樣數(shù)N(Mbr)的可變位反向可能的段數(shù)。
這里，Mbr＝Mmax(Mmax為奇數(shù)時)Mbr＝Mmax+1(Mmax為偶數(shù)時)即，Mbr常為奇數(shù)。因此，
BR的段數(shù)＝Rmax(Mbr)＝Mbr-1·位交換電路BC在AD[m]、AD[m-1](m是Mbr以外的奇數(shù))的位位置，將((m-1)/2)個位交換電路，由輸入側，每隔2段插入位反向電路BR。
·桶形移位器BS在位反向電路BR的最后段接著設置最大移位數(shù)(Mmax-Mmin)的桶形移位器BS。
圖28是由上述構成方法構成的、對應本實施例采樣數(shù)N＝2i(2≤i≤11)的可變位反向電路的構成圖。
<控制方法>·位反向電路BR從輸入側使位反向次數(shù)的位反向電路BR動作。
·位交換電路BC在采樣數(shù)N(m)(m是Mbr以外的奇數(shù))的情況下，當位反向次數(shù)為“0”以外時，僅在靠位反向電路BR的位于輸入側使AD[m]、AD[m-1]的位位置的位交換電路BC動作。
·桶形移位器在采樣數(shù)N(n)的情況下，當位反向次數(shù)為奇數(shù)時，僅(Mmax-n)位向右移位。
(實施例2)下面，參照附圖，說明本發(fā)明的實施例2。
圖29是本發(fā)明的實施例2的高速傅里葉變換裝置的構成框圖。本實施例的高速傅里葉變換裝置由于僅與圖1所示的實施例1的高速傅里葉變換裝置和RAM地址生成部的內(nèi)部構成及控制信號的一部分不同，在圖29中，只表示RAM地址生成部205及控制部206。本實施例的高速傅里葉變換裝置將圖1中的構成的RAM地址生成部分105及控制部分106用圖29所示的RAM地址生成部分205及控制部分206置換。通過蝶形運算部分103、算子生成部分104、RAM地址生成部分205、控制部分206，以及第一及第二數(shù)據(jù)選擇部分121、122構成FFT處理部分。
圖29所示的本實施例RAM地址生成部205與圖1所示的實施例1RAM地址生成部105不同，在第一及第二可變位反向部113、114的前段，設置地址選擇部分215。
輸入輸出地址生成部111是將輸入輸出用定時信號DCN作為輸入，生成輸出輸入輸出用臨時地址DAD。另一方面，蝶形地址生成部分112將蝶形運算用定時信號BCN及蝶形運算用步驟信號BST作為輸入，生成輸出蝶形運算用臨時地址BAD。這些動作與實施例1同樣。
地址選擇部分215由輸入輸出地址生成部111輸出的輸入輸出用臨時地址DAD及由蝶形地址生成部112輸出的蝶形運算用臨時地址BAD作為輸入，根據(jù)RAM選擇信號RSL一方面作為第一RAM101的臨時地址，另一方面，作為第二RAM102的臨時地址選擇輸出。
第一可變位反向部113是對由地址選擇部分215輸出的第一RAM101的臨時地址，通過由控制部206輸出的第一RAM用位反向信號RBR0進行指示次數(shù)的位反向，作為第一RAM101的實際地址輸出。一方面，第二可變位反向部分114對由地址選擇部分215輸出的第二RAM用位反向信號RBR1進行指示次數(shù)的位反向，作為第二RAM102的實際地址輸出。
因此，在本實施例的高速傅里葉變換裝置中也進行與實施例1實質(zhì)同樣的RAM地址的指定。
圖30是控制部分206生成的第一RAM用位反向信號RBR0及第二RAM用位反向信號RBR1和第一及第二RAM101、102(RAM#0，RAM#1)工作關系的的時間圖。與實施例1同樣最大位反向次數(shù)為Rmax，第二RAM用位反向信號RBR1由0到Rmax巡回更新，第一RAM用位反向信號RBR0是由第二RAM用位反向信號RBR1開始1個符號期間延遲由0到Rmax巡回更新。并且，第一及第二RAM101、102交替反復進行數(shù)據(jù)輸入輸出及蝶形運算。
通過以上構成，可實現(xiàn)與實施例1同樣的動作，能夠得到與實施例1同樣的效果。
(實施例3)下面，參照附圖，說明本發(fā)明的實施例3。
圖31是本發(fā)明的實施例3的高速傅里葉變換的構成框圖。與圖1所示的實施例1的高速傅里葉變換裝置不同的是具有以下功能，即RAM地址生成部305沒有設置可變位反向部分，代替的蝶形運算部303通過時間離隔方法對蝶形運算增加由頻率間隔方法進行蝶形運算。
在本實施例中，每次把通過時間間隔方法用蝶形運算的高速傅里葉變換和通過頻率間隔方法用蝶形運算的高速傅里葉變換用符號交替進行。時間間隔方法和頻率間隔方法作為高速傅里葉變換是等效的，輸入數(shù)據(jù)的順序和輸出數(shù)據(jù)的順序的關系是對稱的。本實施例利用此點，交替進行時間間隔方法和頻率間隔方法，因此，不需要數(shù)據(jù)的表式替換。
在圖31中，303是蝶形運算部分，通過頻率間隔方法進行蝶形運算的頻率間隔運算部分341、通過時間間隔方法進行蝶形運算的時間間隔運算部分342以及具有根據(jù)由控制部分306供給的間隔方法轉(zhuǎn)換信號TSL的頻率間隔運算部分341以及時間間隔運算部分342的運算結果中的任何一個選擇輸出的選擇電路343。304是通過時間間隔方法或是頻率間隔方法用蝶形運算生成算子的算子生成部分。305是為控制第一及第二RAM101、102生成地址的RAM地址生成部。在圖31中，具有與圖1同一功能的帶同一符號的部分，省略其詳細說明。通過蝶形運算部分303，算子生成部分304，RAM地址生成部分305，控制部分306，以及第一及第二數(shù)據(jù)選擇部分121、122，構成FFT處理部分。
由以上構成的本實施例的高速傅里葉變換裝置與第一實施例同樣，用二個RAM101、102中的一個進行第偶數(shù)次的符號的高速傅里葉變換，用另一個進行第奇數(shù)次的符號的高速傅里葉變換。
為了不用數(shù)據(jù)的表式替換，實現(xiàn)符號輸入和二個前符號輸出的重疊，在實施例1及實施例2通過可變位反向每次更新RAM地址符號，在本實施例每次交替進行通過時間間隔方法的蝶形運算和通過頻率間隔方法的蝶形運算的符號，控制蝶形運算部分。
圖32是作為高速傅里葉變換算法的一例，表示基數(shù)2的時間間隔方法及頻率間隔方法的信號流程圖。同圖中，(a)是表示基數(shù)2的時間間隔法，(b)是表示基數(shù)2的頻率間隔方法，同是采樣數(shù)N＝8時的信號流程圖。在用圖32(a)所示基數(shù)2的時間間隔方法，輸入數(shù)據(jù)X(j)的索引由上開始j＝0，4，2，6…時，輸出數(shù)據(jù)X(j)的索引由上開始j＝0，1，2，3…為升序。一方面，在如圖32(b)所示用頻率間隔方法，將輸入數(shù)據(jù)x(j)的索引在圖32(a)所示時間間隔方法中的輸出數(shù)據(jù)一起由上開始j＝0，1，2，3…為升序，輸出數(shù)據(jù)X(j)的索引由上開始為j＝0，4，2，6…，與圖32(a)所示，在時間間隔方法中的輸入數(shù)據(jù)一致。也就是說，在頻率間隔方法中，輸入數(shù)據(jù)及輸出數(shù)據(jù)的順序與時間間隔方法中輸出數(shù)據(jù)及輸入數(shù)據(jù)的順序一致。
圖33是本實施例中RAM間數(shù)據(jù)傳送的一例的圖，交替地進行時間間隔方法和頻率間隔方法成每個符號時的RAM間數(shù)據(jù)傳送。圖33是表示當采樣數(shù)N＝8時的情況，表示二個RAM101、102中的一個RAM。
在圖33中，在FFT處理[i]，進行用時間間隔方法的蝶形運算，在FFT處理[i+2]，進行用頻率間隔方法的蝶形運算。如圖33所示，交替進行用時間間隔方法的蝶形運算和頻率間隔方法的蝶形運算，用時間間隔方法的蝶形運算(FFT處理[i])的輸出數(shù)據(jù)X(J)的順序和用頻率間隔方法的蝶形運算(FFT處理[i+2])的輸入數(shù)據(jù)x(j)的順序是一致的，同時，由于用頻率間隔方法的蝶形運算(FFT處理[i+2])的輸入數(shù)據(jù)X(j)的順序和用時間間隔方法的蝶形運算(FFT處理[i+2]的輸出數(shù)據(jù)X(j)的順序是一致的，所以，各FFT處理的輸出數(shù)據(jù)和下一個的FFT處理的輸入數(shù)據(jù)的順序是一致的。因此，各FFT處理的輸出數(shù)據(jù)X(k)的讀出地址和下一個FFT處理的輸入數(shù)據(jù)x(k)的寫入地址為同一地址。由此，讀出FFT處理的輸出數(shù)據(jù)X(k)后，可對同一地址存儲下一個FFT處理的輸入數(shù)據(jù)x(k)，因此可實現(xiàn)符號輸入和二個前符號輸出的重疊。
如以上說明的那樣，根據(jù)本實施例，通過每次把用時間間隔方法的蝶形運算和用頻率間隔方法的蝶形運算用符號交替進行，在一個符號的輸出數(shù)據(jù)和下一個符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，可存儲于RAM的同一地址。也就是說，讀出RAM中的一個符號的輸出數(shù)據(jù)之后，可在同一地址寫入下一個符號的輸入數(shù)據(jù)，讀出輸出數(shù)據(jù)之后的RAM的空區(qū)域，可作為輸入緩沖器存儲下一個符號的輸入數(shù)據(jù)，因此，不需要輸入緩沖用RAM。所以，用第一RAM進行連續(xù)多個符號中第偶數(shù)次的符號處理的同時，用第二RAM進行第奇數(shù)次符號的處理，通過適當轉(zhuǎn)換RAM，可由二個RAM構成。
(實施例4)下面，參照附圖，說明本發(fā)明的實施例4。
圖34是本發(fā)明的實施例4的高速傅里葉變換裝置的構成圖。在圖34中，401是存儲輸入輸出數(shù)據(jù)及蝶形運算時的中間數(shù)據(jù)的RAM；402是蝶形運算及進行RAM401的地址計算的CPU；403、404是為連接RAM401和CPU402的總線，403是地址總線，404是數(shù)據(jù)總線。
在本實施例中，將RAM401的存儲區(qū)域分成2個存儲區(qū)域405、406，在二個存儲區(qū)域405，406中，用一個進行第偶數(shù)次的符號的高速傅里葉變換，用另一個進行第奇數(shù)次的符號的高速傅里葉變換。CPU402生成對RAM401的二個存儲區(qū)域405，406存儲輸入輸出數(shù)據(jù)及蝶形運算時的中間數(shù)據(jù)的地址。并且，CPU402是由RAM401讀出的數(shù)據(jù)作為輸入進行蝶形運算，運算結果對RAM401輸出。
由以上構成，可實現(xiàn)與實施例1的高速傅里葉變換裝置同樣的作用。在本實施例中，將RAM的存儲區(qū)域分成第一和第二存儲區(qū)域，分別用第一和第二存儲區(qū)域，進行連續(xù)多個符號中的第偶數(shù)次和第奇數(shù)次的高速傅里葉變換，可削減RAM的存儲容量。
還有，在實施例1～3中，為存儲輸入輸出數(shù)據(jù)及運算時的中間數(shù)據(jù)具有二個RAM，與實施例4同樣，也可以將一個RAM分成二個存儲區(qū)域。
并且，在實施例1及實施例2中，作為高速傅里葉變換算法使用時間間隔方法，但也可使用頻率間隔方法。在使用頻率間隔方法時，通過蝶形運算部分變更運算的同時，如通過可變位反向部分在位反向中變更地址位的分組為好。
并且，在實施例1及實施例2中，在RAM地址生成部分具有二個可變位反向部分，但設一個可變位反向部分，分開處理輸入輸出用地址和蝶形運算用地址的位反向處理為好。
還有，在實施例1～3中，具有二個為存儲輸入輸出數(shù)據(jù)及運算時的中間數(shù)據(jù)的二個RAM，但在本發(fā)明中，RAM的個數(shù)不僅限于二個，一個或三個以上都可。
(適用于高速傅里葉反變換)還有，本發(fā)明不僅在高速傅里葉反變換中，各實施例中的高速傅里葉變換時也同樣可以實施。
在高速傅里葉變換的算法中僅變換一部分的運算即可實現(xiàn)高速傅里葉反變換的算法。例如，將作為高速傅里葉反變換一例的基數(shù)4×2時間間隔方法，如圖4所示，用與高速傅里葉變換算法同樣的信號流程圖表示。但是，運算部分的算式的一部分與高速傅里葉變換算法不同。
圖35是圖4的信號流程圖表示高速傅里葉反變換算法時，表示運算單元圖。在高速傅里葉反變換算法中，如圖35所示，各運算根據(jù)下面的算式進行。還有，在圖5的高速傅里葉變換中的運算部分的各算式不同的地方下面劃了線。
<基數(shù)4蝶形運算>
X0＝X0+X1+X2+X3X1＝X0+j·X1-X2-j·X3X2＝X0-X1+X2-X3X3＝X0-j·X1-X2+j·X3<基數(shù)2蝶形運算>
X0＝X0+X1X1＝X0-X1<算子乘法>
Y＝y(tǒng)·WiW＝ej·2π/N因此，在實施例1及實施例2中，在蝶形運算部分103及算子生成部分104中運算的變更，在實施例3中，蝶形運算部分303以及算子生成部分304中運算的變更，實施例4中，用CPU402進行蝶形運算及算子乘法的變更，由此，可實施在本發(fā)明中的高速傅里葉反變換。在這種情況下，例如，在實施例1中，通過蝶形運算部分103算子生成部分104，RAM地址生成部分105，控制部分106以及第一及第二數(shù)據(jù)選擇部分121、122，進行用蝶形運算的高速傅里葉反變換，構成IFFF處理部分。
(適用OFDM接收·發(fā)送裝置)還有，本發(fā)明的高速傅立葉變換裝置，用于如OFDM接收裝置中。圖36是本發(fā)明的高速傅立葉變換裝置具有的OFDM接收裝置的構成框圖。在該OFDM接收裝置中，本發(fā)明的高速傅立葉變換裝置作為高速傅立葉變換部分12使用。數(shù)字解調(diào)部分11通過將輸入的OFDM信號數(shù)字解調(diào)變換基本頻帶信號，高速傅立葉變換部分12對由數(shù)字解調(diào)部分11輸出的基本頻帶信號進行高速傅立葉變換。OFDM信號是用有相互正交關系的多個載波的調(diào)制信號，通過高速傅立葉變換，譯碼各載波的復數(shù)數(shù)據(jù)。也就是說，高速傅立葉變換部分12的輸出相當譯碼的各載波的復數(shù)數(shù)據(jù)。錯誤更正，反交叉存取反變換部分13是對高速傅立葉變換部分12的輸出規(guī)定的錯誤更正，反交叉存取反變換進行處理，譯碼接收數(shù)據(jù)。由于作為高速傅立葉變換部分12適用于本發(fā)明的高速傅立葉變換裝置，因此，對高速傅立葉變換部分12削減需要的存儲容量，可實現(xiàn)OFDM接收裝置整個的低成本化。
同樣，本發(fā)明的高速傅立葉反變換裝置被用于例如OFDM發(fā)送裝置中。圖37所示是具有本發(fā)明的高速傅立反變換裝置的OFDM發(fā)送裝置的構成框圖，在該OFDM發(fā)送裝置中，本發(fā)明的高速傅立葉反變換裝置是作為高速傅立葉反變換部分22而使用的。圖37所示的OFDM發(fā)送裝置是為生成OFDM信號，如圖36所示OFDM接收裝置進行逆處理。也就是說，符號化·交叉存取變換部分21是對發(fā)送數(shù)據(jù)規(guī)定的錯誤更正用符號化·交叉存取變換進行處理，生成各載波的復數(shù)數(shù)據(jù)。高速傅立葉反變換部分22是對各載波的復數(shù)數(shù)據(jù)進行高速傅立葉反變換，數(shù)字調(diào)制部分進行高速傅立葉反變換部分22的輸出的頻率變換，生成OFDM信號。作為高速傅立葉反變換部分22適用本發(fā)明的高速傅立葉反變換裝置，因此，高速傅立葉反變換部分22削減需要的存儲容量，可實現(xiàn)OFDM發(fā)送裝置整個的低成本化。
根據(jù)本發(fā)明，利用變化在每個符號上地址的位反向的次數(shù)，進行RAM存取，由于在一個符號的輸出數(shù)據(jù)和下一個符號的輸入數(shù)據(jù)中表示符號中順序的索引是通用數(shù)據(jù)，可存儲于RAM的同一地址，所以，不需要數(shù)據(jù)的表式替換，可實現(xiàn)符號輸入和輸出的重疊。
權利要求
1.一種高速傅里葉變換裝置是進行高速傅里葉變換的傅里葉變換裝置，其特征在于包括用統(tǒng)一符號每次將進行高速傅里葉變換的數(shù)據(jù)存儲輸入數(shù)據(jù)的RAM(隨機存取存儲器)；和對所述RAM存儲的輸入數(shù)據(jù)用蝶形運算進行高速傅里葉變換處理(FFT處理)的FFT處理部分；所述RAM對該RAM存儲的一個符號的輸入數(shù)據(jù)通過所述FFT處理部分的FFT的處理的結果數(shù)據(jù)作為所述一個符號的輸出數(shù)據(jù)存儲；所述FFT處理部分是在將一個符號的輸出數(shù)據(jù)及該符號的下一個輸出數(shù)據(jù)存儲于所述RAM中的其他符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述RAM的同一地址，進行FFT處理。
2.根據(jù)權利要求1所述的高速傅里葉變換裝置，其特征在于所述FFT處理部分包括RAM地址生成部分，生成所述RAM的存取地址，通過該RAM地址生成部分生成的地址，存取所述RAM；所述RAM地址生成部分是在將一個符號的輸出數(shù)據(jù)及該符號的下一個輸出數(shù)據(jù)存儲于所述RAM中的其他符號的輸入數(shù)據(jù)中，表示符號中的順序的索引為通用數(shù)據(jù)，存儲于所述RAM的同一地址，把生成的地址用每個符號進行變換。
3.根據(jù)權利要求2所述的高速傅里葉變換裝置，其特征在于所述RAM地址生成部分，將地址的位按照蝶形運算的基數(shù)成組化，利用成組單位調(diào)換位順序的反向處理，把生成的地址用每個符號進行變換。
4.根據(jù)權利要求3所述的高速傅里葉變換裝置，其特征在于所述RAM地址生成部分，通過對基準地址，按規(guī)定的次數(shù)反復進行位反向處理，生成地址；反復進行位反向處理時，由返回原地址的次數(shù)減1的次數(shù)作為最大位反向次數(shù)Rmax(Rmax是正整數(shù))；所述RAM地址生成部分，通過對基準地址反復位反向處理的次數(shù)，由0次到Rmax次順序巡回每次增加符號，把生成的地址用每個符號進行變換。
5.根據(jù)權利要求4所述的高速傅里葉變換裝置，其特征在于所述FFT處理部分優(yōu)先使用基數(shù)4的蝶形運算進行FFT處理；當用一個符號的數(shù)據(jù)的采樣數(shù)為4m(m是正整數(shù))時，最大位反向次數(shù)Rmax為1，當采樣數(shù)是4m·2時，最大位反向次數(shù)Rmax為2m。
6.根據(jù)權利要求4所述的高速傅里葉變換裝置，其特征在于所述RAM地址生成部分包括反復進行指定位反向處理次數(shù)的可變位反向部分；所述可變位反向部分具有進行各個1次的位反向處理，串聯(lián)連接的多個位反向電路，在該多個位反向電路中，進行相當于指定的位反向次數(shù)的個數(shù)的位反向，剩下的是直通數(shù)據(jù)。
7.根據(jù)權利要求6所述的高速傅里葉變換裝置，其特征在于所述可變位反向部分具有對應多個采樣數(shù)據(jù)進行位反向，并且，符合輸入數(shù)據(jù)和輸出數(shù)據(jù)中有效位的位置，通過所述多個位反向電路，使位反向的數(shù)據(jù)位移位的位移位手段。
8.根據(jù)權利要求7所述的高速傅里葉變換裝置，其特征在于所述可變位反向部分具有在所述多個位反向電路的任何一個的前段進行位交換的位交換手段。
9.根據(jù)權利要求1所述的高速傅里葉變換裝置，其特征在于所述FFT處理部分，包括用蝶形運算對存儲于RAM的輸入數(shù)據(jù)進行FFT處理的蝶形運算部分；所述蝶形運算部分，可使用實質(zhì)相同的不同的蝶形運算實行多種FFT處理，并且，在將一個符號的輸出數(shù)據(jù)及該符號的下一個輸出數(shù)據(jù)存儲于所述RAM中的其他符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述RAM的同一地址，把實行FFT處理種類用每個符號進行變更。
10.根據(jù)權利要求9所述的高速傅里葉變換裝置，其特征在于所述蝶形運算部分是通過頻率間隔方法使用蝶形運算進行FFT處理和通過時間間隔方法使用蝶形運算進行FFT處理，將上述處理的符號每次交替進行。
11.一種高速傅里葉變換裝置，是進行高速傅里葉變換的高速傅里葉變換裝置，其特征在于具有每次將輸入數(shù)據(jù)進行高速傅里葉變換，用統(tǒng)一符號存儲的第一及第二RAM，和對所述第一及第二RAM存儲的輸入數(shù)據(jù)用蝶形運算進行高速傅里葉變換處理(FFT處理)的FFT處理部分；所述第一及第二RAM，分別對該RAM存儲的一個符號的輸入數(shù)據(jù)，存儲通過所述FFT處理部分的FFT處理的結果數(shù)據(jù)作為所述符號的輸出數(shù)據(jù)；當該高速傅里葉變換裝置使用所述第一及第二RAM中的一個進行第偶數(shù)次符號的FFT處理時，用另一個進行第奇數(shù)次符號的FFT處理；所述FFT處理部分在第i(i是正整數(shù))次符號的輸出數(shù)據(jù)及第(i+2)次符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述第一或第二RAM的同一地址，進行FFT處理。
12.根據(jù)權利要求11所述的高速傅里葉變換裝置，其特征在于在第i次符號的數(shù)據(jù)輸出期間，進行第(i+2)次符號的數(shù)據(jù)輸入，同時，進行第(i+1)次符號的蝶形運算。
13.根據(jù)權利要求11所述的高速傅里葉變換裝置，其特征在于所述FFT處理部分包括生成存取所述第一及第二RAM的地址的RAM地址生成部分；和按照所述第一或第二RAM存儲的數(shù)據(jù)進行蝶形運算的蝶形運算部分；和將該高速傅里葉變換裝置的輸入數(shù)據(jù)或是所述蝶形運算部分的運算結果數(shù)據(jù)作為輸入，對所述第一或第二RAM選擇輸出的第一數(shù)據(jù)選擇部分；和將所述第一或第二RAM的輸出數(shù)據(jù)作為輸入，作為該高速傅里葉變換裝置的輸出數(shù)據(jù)，對所述蝶形運算部分選擇輸出的第二數(shù)據(jù)選擇部分；和所述RAM地址生成部分以及控制所述第一及第二數(shù)據(jù)選擇部分的控制部分；所述RAM地址生成部分在第i(i是正整數(shù))次符號的輸出數(shù)據(jù)及第(i+2)次符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述第一或第二RAM的同一地址，把生成的地址用每個符號進行變換。
14.根據(jù)權利要求13所述的高速傅里葉變換裝置，其特征在于所述RAM地址生成部分包括以存儲于所述第一或第二RAM中的符號的輸入數(shù)據(jù)及輸出數(shù)據(jù)的地址為基準，生成輸入輸出用臨時地址的輸入輸出地址生成部分；和以存儲于所述第一或第二RAM中的符號的蝶形運算時的中間數(shù)據(jù)的地址為基準，生成蝶形運算用臨時地址的蝶形地址生成部分；通過所述輸入輸出地址生成部分將生成的輸入輸出用臨時地址變換成輸入輸出用實際地址，同時，將通過所述蝶形地址生成部分生成的蝶形運算用臨時地址變換成蝶形運算用實際地址，在輸入輸出用實際地址及蝶形運算用實際地址中，其中的一個向所述第一RAM輸出，另一個向所述第二RAM輸出的RAM地址變換部分。
15.根據(jù)權利要求14所述的高速傅里葉變換裝置，其特征在于所述RAM地址變換部分包括，對所述輸入輸出地址生成部分生成的輸入輸出臨時地址，將位反向處理由所述控制部分輸出后，通過輸入輸出用位反向信號指示的次數(shù)，生成輸入輸出用實際地址的第一可變位反向部分；和對所述蝶形地址生成部分生成的蝶形運算用臨時地址，將位反向處理由所述控制部分輸出后，通過蝶形運算用位反向信號指示的次數(shù)，生成蝶形運算用實際地址的第二可變位反向部分；和將所述第一可變位反向部分生成的輸入輸出用實際地址以及所述第二可變位反向部分生成的蝶形運算用實際地址作為輸入，根據(jù)所述控制部分輸出的RAM選擇信號，一個作為所述第一RAM的地址，另一個作為所述第二RAM的地址選擇輸出的地址選擇部分。
16.根據(jù)權利要求15所述的高速傅里葉變換裝置，其特征在于在反復進行位反向處理時，由返回原地址的次數(shù)減1的次數(shù)作為最大位反向次數(shù)Rmax(Rmax是正整數(shù))，將1個符號單位的數(shù)據(jù)輸入期間作為符號期間；所述控制部分是將所述輸入輸出用的位反向信號及蝶形運算用的位反向信號每2個符號期間，由0次到Rmax次順序巡回分別更新指示的位反向處理的反復次數(shù)。
17.根據(jù)權利要求16所述的高速傅里葉變換裝置，其特征在于所述FFT處理部分優(yōu)先使用基數(shù)4的蝶形運算進行FFT處理；用1個符號的數(shù)據(jù)，當采樣數(shù)是4m(m是正整數(shù))時，最大位反向次數(shù)Rmax為1，采樣數(shù)是4m·2時，最大位反向次數(shù)Rmax為2m。
18.根據(jù)權利要求14所述的高速傅里葉變換裝置，其特征在于所述RAM地址變換部分包括將通過所述輸入輸出地址生成部分生成的輸入輸出用臨時地址以及所述蝶形地址生成部分生成的蝶形運算用臨時地址作為輸入，根據(jù)由所述控制部分輸出的RAM選擇信號，一個作為所述第一RAM的臨時地址，另一個作為所述第二RAM的臨時地址選擇輸出的地址選擇部分；和對由所述地址選擇部分選擇輸出的所述第一RAM的臨時地址，將位反向處理由所述控制部分輸出后，通過第一RAM用位反向信號指示的次數(shù)，生成所述第一RAM地址的第一可變位反向部分，和對由所述地址選擇部分選擇輸出的所述第二RAM的臨時地址，將位反向處理由所述控制部分輸出后，通過第二RAM用位反向信號指示的次數(shù)，生成所述第二RAM地址的第二可變位反向部分。
19.根據(jù)權利要求18所述的高速傅里葉變換裝置，其特征在于在反復進行位反向處理時，由返回原地址的次數(shù)減1的次數(shù)作為最大位反向次數(shù)Rmax(Rmax是正整數(shù))，將1個符號單位的數(shù)據(jù)輸入期間作為1個符號期間；所述控制部分是將所述第一RAM用位反向信號及第二RAM用位反向信號每2個符號期間，由0次到Rmax次順序巡回分別更新指示的位反向處理的次數(shù)。
20.根據(jù)權利要求19所述的高速傅里葉變換裝置，其特征在于所述FFT處理部分優(yōu)先使用基數(shù)4的蝶形運算進行FFT處理；用1個符號的數(shù)據(jù)，當采樣數(shù)是4m(m是正整數(shù))時，最大位反向次數(shù)Rmax為1，采樣數(shù)是4m·2時，最大位反向次數(shù)Rmax為2m。
21.根據(jù)權利要求11所述的高速傅里葉變換裝置，其特征在于所述FFT處理部分包括生成存取所述第一及第二RAM的地址的RAM地址生成部分；和按照所述第一或第二RAM存儲的數(shù)據(jù)進行蝶形運算的蝶形運算部分；和將該高速傅里葉變換裝置的輸入數(shù)據(jù)或是所述蝶形運算部分的運算結果數(shù)據(jù)作為輸入，對從所述第一或第二RAM選擇輸出的第一數(shù)據(jù)選擇部分；和將所述第一或第二RAM的輸出數(shù)據(jù)作為輸入，作為該高速傅里葉變換裝置的輸出數(shù)據(jù)，對從所述蝶形運算部分選擇輸出的第二數(shù)據(jù)選擇部分；和所述RAM地址生成部分以及控制所述第一及第二數(shù)據(jù)選擇部分的控制部分；所述蝶形運算部分，可使用實質(zhì)相同的不同的蝶形運算實行多種FFT處理，在第i次符號的輸出數(shù)據(jù)以及第(i+2)次符號的輸入數(shù)據(jù)中，表示符號中的順序的索引為通用數(shù)據(jù)，存儲于所述第一或是第二RAM的同一地址，用每個符號變更實行FFT處理的種類。
22.根據(jù)權利要求21所述的高速傅里葉變換裝置，其特征在于所述蝶形運算部分包括，對存儲于所述第一或第二RAM的符號的輸入數(shù)據(jù)，通過頻率間隔方法使用蝶形運算進行FFT處理的頻率間隔運算部分；和對存儲于所述第一或第二RAM的符號的輸入數(shù)據(jù)，通過時間間隔方法，使用蝶形運算進行FFT處理的時間間隔運算部分。
23.一種高速傅里葉變換方法，是用RAM進行高速傅里葉變換的高速傅里葉變換方法；其特征在于包括有將進行高速傅里葉變換的數(shù)據(jù)用統(tǒng)一的一個符號單位的變換對象的數(shù)據(jù)，存儲于RAM中的第一步；和對在所述第一步中存儲于所述RAM中的變換對象的數(shù)據(jù)，用蝶形運算，進行高速傅里葉變換處理(FFT處理)，將處理結果數(shù)據(jù)存儲于所述RAM的第二步；和在所述第二步中，反復進行將存儲于所述RAM中的處理結果數(shù)據(jù)，由所述RAM讀出的第三步；所述第二步是在存儲于所述RAM中的反復第N(N是正整數(shù))次的處理結果數(shù)據(jù)中及在存儲于RAM中的反復第(N+1)次的變換對象數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于RAM的同一地址，反復變換存取所述RAM的地址。
24.根據(jù)權利要求23所述的高速傅里葉變換方法，其特征在于所述第二步，是將地址的位根據(jù)蝶形運算的基數(shù)成組，利用組單位調(diào)換位的順序的位反向處理，反復變換存取所述RAM地址。
25.根據(jù)權利要求24所述的高速傅里葉變換方法，其特征在于所述第二步是對于作為基準地址，按規(guī)定的次數(shù)反復進行位反向處理生成存取所述RAM的地址；在反復進行位反向處理時，由返回原地址的次數(shù)減1的次數(shù)作為最大位反向次數(shù)Rmax(Rmax是正整數(shù))；所述第二步通過對基準地址反復位反向處理的次數(shù)，由0次到Rmax次順序巡回反復增加，由此，反復變換存取所述RAM的地址。
26.根據(jù)權利要求25所述的高速傅里葉變換方法，其特征在于所述第二步進行優(yōu)先使用基數(shù)4的蝶形運算的FFT處理；當用1個符號數(shù)據(jù)的采樣數(shù)為4m(m是正整數(shù))時，最大位反向次數(shù)Rmax為1，當采樣數(shù)為4m·2時，最大位反向次數(shù)Rmax為2m。
27.一種高速傅里葉變換方法，是用RAM進行高速傅里葉變換的高速傅里葉變換方法；其特征在于包括有將進行高速傅里葉變換的數(shù)據(jù)用統(tǒng)一的一個符號單位的變換對象的數(shù)據(jù)，存儲于RAM中的第一步；和對在所述第一步中存儲于所述RAM中的變換對象的數(shù)據(jù)，用蝶形運算，進行高速傅里葉變換處理(FFT處理)，將處理結果數(shù)據(jù)存儲于所述RAM的第二步；和在所述第二步中，反復進行將存儲于所述RAM中的處理結果數(shù)據(jù)，由所述RAM讀出的第三步；使用實質(zhì)相同的不同的蝶形運算實行多種FFT處理，在存儲于所述RAM中的反復第N(N是正整數(shù))回的處理結果數(shù)據(jù)中及在存儲于RAM中的反復第(N+1)回的變換對象數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述RAM的同一地址，反復變更實行FFT處理的種類。
28.根據(jù)權利要求27所述的高速傅里葉變換方法，特征在于所述第二步是通過頻率間隔方法用蝶形運算反復交替進行FFT處理和通過時間間隔方法用蝶形運算反復交替進行FFT處理。
29.一種可變位反向電路，是按指定的次數(shù)反復進行為蝶形運算的位反向處理的可變位反向電路，其特征在于包括進行各1次的位反向處理，串聯(lián)連接多個位反向電路；在所述多個位反向電路中，將個數(shù)等于指定位反向次數(shù)的數(shù)據(jù)進行位反向，剩下的將數(shù)據(jù)通過。
30.根據(jù)權利要求29所述的可變位反向電路，其特征在于包括對多個采樣數(shù)進行位反向的該可變位反向電路，且；在輸入數(shù)據(jù)及輸出數(shù)據(jù)中，如符合有效位的位置那樣，通過多個位反向電路使位反向的數(shù)據(jù)位移位的位移位手段。
31.根據(jù)權利要求30所述的可變位反向電路，其特征在于在所述多個位反向電路的任何一個的前段，設置進行位交換的位交換手段。
32.一種高速傅里葉反變換裝置是進行高速傅里葉反變換的高速傅里葉反變換裝置，其特征在于包括用統(tǒng)一符號將輸入數(shù)據(jù)進行高速傅里葉反變換存儲數(shù)據(jù)的RAM；和對所述RAM存儲的輸入數(shù)據(jù)用蝶形運算進行高速傅里葉反變換處理(IFFT處理)的IFFT處理部分；所述RAM對該RAM存儲的一個符號的輸入數(shù)據(jù)通過所述IFFT處理部分的IFFT的處理的結果數(shù)據(jù)作為所述一個符號的輸出數(shù)據(jù)存儲；所述IFFT處理部分是在將一個符號的輸出數(shù)據(jù)及該符號的下一個輸出數(shù)據(jù)存儲于所述RAM中的其他符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述RAM的同一地址，進行IFFT處理。
33.根據(jù)權利要求32所述的高速傅里葉反變換裝置，其特征在于所述IFFT處理部分包括RAM地址生成部分，生成所述RAM的存取地址，通過該RAM地址生成部分生成的地址，存取所述RAM；所述RAM地址生成部分是在將一個符號的輸出數(shù)據(jù)及該符號的下一個輸出數(shù)據(jù)存儲于所述RAM中的其他符號的輸入數(shù)據(jù)中，表示符號中的順序的索引為通用數(shù)據(jù)，存儲于所述RAM的同一地址，把生成的地址用每個符號進行變換。
34.根據(jù)權利要求32所述的高速傅里葉反變換裝置，其特征在于所述IFFT處理部分，包括用蝶形運算對存儲于RAM的輸入數(shù)據(jù)進行IFFT處理的蝶形運算部分；所述蝶形運算部分，可使用實質(zhì)相同的不同的蝶形運算實行多種IFFT處理，將一個符號的輸出數(shù)據(jù)及該符號的下一個輸出數(shù)據(jù)存儲于前述RAM中，在其他符號的輸入數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于所述RAM的同一地址，用每個符號變更實行IFFT處理的種類。
35.一種高速傅里葉反變換方法，是用RAM進行高速傅里葉反變換的高速傅里葉反變換方法；其特征在于包括有將進行高速傅里葉反變換的數(shù)據(jù)用統(tǒng)一的一個符號單位的變換對象的數(shù)據(jù)存儲于RAM中的第一步；和對在所述第一步中存儲于所述RAM中的變換對象的數(shù)據(jù)，用蝶形運算，進行高速傅里葉反變換處理(IFFT處理)，將處理結果數(shù)據(jù)存儲于所述RAM的第二步；和在所述第二步中，反復進行將存儲于所述RAM中的處理結果數(shù)據(jù)，由所述RAM讀出的第三步；所述第二步是在存儲于所述RAM中的反復第N(N是正整數(shù))次的處理結果數(shù)據(jù)中及在存儲于RAM中的反復第(N+1)次的變換對象數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于RAM的同一地址，反復變換存取所述RAM地址。
36.一種高速傅里葉反變換方法，是用RAM進行高速傅里葉反變換的高速傅里葉反變換方法；其特征在于包括有將進行高速傅里葉反變換的數(shù)據(jù)用統(tǒng)一的一個符號單位的變換對象的數(shù)據(jù)存儲于RAM中的第一步；和對在所述第一步中存儲于所述RAM中的變換對象的數(shù)據(jù)，用蝶形運算，進行高速傅里葉反變換處理(IFFT處理)，將處理結果數(shù)據(jù)存儲于所述RAM的第二步；和在所述第二步中，反復進行將存儲于所述RAM中的處理結果數(shù)據(jù)，由所述RAM讀出的第三步；所述第二步是可使用實質(zhì)相同的不同的蝶形運算實行多種IFFT處理，在存儲于所述RAM中的反復第N(N是正整數(shù))次的處理結果數(shù)據(jù)中及在存儲于RAM中的反復第(N+1)次的變換對象數(shù)據(jù)中，表示符號中的順序的索引是通用數(shù)據(jù)，存儲于RAM的同一地址，反復變更實行IFFT處理的種類。
37.一種OFDM接收裝置，是將接受到的OFDM信號解調(diào)成接收數(shù)據(jù)的OFDM接收裝置，其特征在于包括將OFDM信號解調(diào)成基本頻帶信號的數(shù)字解調(diào)部分，和通過該數(shù)字解調(diào)部分解調(diào)的基本頻帶信號進行高速傅里葉變換，對載波的復數(shù)數(shù)據(jù)譯碼的高速傅里葉變換部分，將載波的復數(shù)數(shù)據(jù)的根生成接收數(shù)據(jù)；所述高速傅里葉變換部分是根據(jù)權利要求1所述的高速傅里葉變換裝置構成的。
38.一種OFDM發(fā)送裝置，是將發(fā)送數(shù)據(jù)調(diào)制成OFDM信號的OFDM發(fā)送裝置，其特征在于包括對由發(fā)送數(shù)據(jù)生成的載波的復數(shù)數(shù)據(jù)進行高速傅里葉反變換的高速傅里葉反變換部分，和對該高速傅里葉反變換部分的輸出進行頻率變換，生成OFDM信號的數(shù)字調(diào)制部分；所述高速傅里葉反變換部分是根據(jù)權利要求32所述的高速傅里葉反變換裝置構成的。
全文摘要
一種高速傅里葉變換裝置及方法是對存儲于RAM中第偶數(shù)次符號及存儲于RAM101中等奇數(shù)次符號,通過RAM地址生成部分生成的RAM地址,由蝶形運算部分進行高速傅里葉變換。RAM地址變換部分是將輸入輸出臨時地址僅進行輸入輸出用位反向符號的指示次數(shù)的位反向處理,在變換輸入輸出用實際地址的同時,將蝶形運算用臨時地址僅進行蝶形運算用位反向信號的指示次數(shù)的位反向處理,變換蝶形運算用實際地址。該裝置及方法可實現(xiàn)符號輸入和符號輸出的重疊。
文檔編號G06F17/14GK1188939SQ9810015
公開日1998年7月29日 申請日期1998年1月22日 優(yōu)先權日1997年1月22日
發(fā)明者中居祐二, 古田曉廣 申請人:松下電器產(chǎn)業(yè)株式會社