專利名稱：模塊合成裝置及模塊合成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)的大規(guī)模集成電路(LSI)等電路中，使用數(shù)據(jù)通路電路的合成配置模塊的技術(shù)。
作為以往的模塊合成裝置，設(shè)計(jì)規(guī)則是將參數(shù)增大的元件，在垂直方向合位，同時(shí)，在水平方向配合機(jī)能配置，對(duì)準(zhǔn)各元件的引線配置的位置及進(jìn)行上層配線。并且具有使元件的驅(qū)動(dòng)能力在元件單位最優(yōu)化機(jī)能。
并且，包括多個(gè)可以替補(bǔ)配置模塊內(nèi)電路各功能元件的候補(bǔ)元件，具有自動(dòng)地從其中選擇最合適功能的元件的機(jī)能。
可是，以往的模塊合成裝置具有以下問(wèn)題。
近年來(lái)，大規(guī)模集成電路的集成度和時(shí)鐘頻率日趨上升、予測(cè)到2003年大規(guī)模集成電路每平方厘米(1cm2)的面積，能容納1800萬(wàn)個(gè)晶體管，時(shí)鐘頻率可達(dá)500MHz(SRC，“National Technology Roadmap forSemiconductor”，1997)。
由這樣的背景開(kāi)始，我們?cè)诖笠?guī)模集成電路的制造中迎接亞微米時(shí)代到來(lái)。但是，大規(guī)模集成電路的設(shè)計(jì)日益復(fù)雜化，由于延遲和耗電比柵電容更大依賴配線負(fù)載，為了使配線間隔達(dá)到0.1μm那樣極微小的程度，在其設(shè)計(jì)的前工序(功能電平、電阻一晶體管邏輯電路(RTL)電平)評(píng)價(jià)大規(guī)模集成電路的延遲、耗電和時(shí)鐘頻率偏移是極其困難的。并且，由于配線間隔很微小，為了推斷配線延遲，有必要了解配線模型對(duì)配線間結(jié)合容量的影響，在設(shè)計(jì)的前工序推斷該配線間的結(jié)合容量幾乎是不可能的。
因此，在設(shè)計(jì)的后工序(邏輯電平、晶體管電平)中，修正前工序的設(shè)計(jì)結(jié)果的功能元件是非常重要的。也就是說(shuō)、通過(guò)將設(shè)計(jì)的前工序的評(píng)價(jià)功能元件和設(shè)計(jì)的后工序的修正功能元件巧妙的聯(lián)合，在大規(guī)模集成電路設(shè)計(jì)中能夠減少反復(fù)設(shè)計(jì)，進(jìn)而在削減設(shè)計(jì)費(fèi)用的同時(shí)，能夠?qū)崿F(xiàn)較高質(zhì)量的大規(guī)模集成電路的設(shè)計(jì)。
由于使設(shè)計(jì)的前工序和后工序巧妙的聯(lián)合，有必要將前工序必要的關(guān)于模塊的性能和面積精度的適當(dāng)?shù)男畔?，由設(shè)計(jì)的后工序盡快提供。也就是說(shuō)，前工序設(shè)計(jì)的合成器具為了在模塊的配置和固定時(shí)能夠探索設(shè)計(jì)空間，后工序的模塊合成裝置針對(duì)多個(gè)條件能夠?qū)で篑R上推斷合成結(jié)果那樣的功能元件?？墒且酝哪K合成裝置沒(méi)有這樣的功能元件，僅就一個(gè)條件合成配置模塊。為此，如果就多個(gè)條件推斷模塊的性能和面積的話，其每次只實(shí)際合成模塊，因此，存在需要非常多的處理時(shí)間這樣的問(wèn)題。
而且，用以往的模塊合成裝置，由于幾乎沒(méi)有元件形狀的自由度，例如在選擇了驅(qū)動(dòng)能力最合適的元件時(shí)，在元件之間容易產(chǎn)生死區(qū)，也就是說(shuō)，存在所謂不能使配置模塊的形狀精度高最優(yōu)化這樣的問(wèn)題。
本發(fā)明，鑒于上述各點(diǎn)，作為數(shù)據(jù)通路電路的模塊合成裝置及方法，能將配置模塊的形狀高精度最優(yōu)化，并且，容易與設(shè)計(jì)的前工序聯(lián)合，作為本發(fā)明課題。
為了解決上述課題，本發(fā)明之一的解決手段是，一種模塊合成裝置作為合成數(shù)據(jù)通路電路的模塊配置的模塊合成裝置，它包括根據(jù)數(shù)據(jù)通路電路用邏輯電平所表現(xiàn)的邏輯電路信息，在所述數(shù)據(jù)通路電路中特定元件的邏輯電平處理部分；和對(duì)于提供給晶體管電平的電路構(gòu)成的元件，求出經(jīng)延遲使參數(shù)升高的形狀函數(shù)的元件特性推斷部分；和根據(jù)所述邏輯電平處理部分特定的各元件，分別設(shè)定晶體管電平的電路構(gòu)成提供給所述元件特性推斷部分；根據(jù)所述元件特性推斷部分求出的，按照經(jīng)延遲使參數(shù)升高的各元件的形狀函數(shù)，合成配置模塊的合成處理部分。
按照本發(fā)明之一，由邏輯電平處理部分使特定的數(shù)據(jù)通路電路的各元件，通過(guò)元件特性推斷部分，由合成處理部分提供的晶體管電平的電路構(gòu)成，能求出經(jīng)延遲使參數(shù)升高的形狀函數(shù)。也就是說(shuō)，與以往相比，提高了數(shù)據(jù)通路電路的元件形狀的自由度。然后，通過(guò)合成處理部分，利用經(jīng)延遲使參數(shù)升高的元件的形狀函數(shù)，能合成配置模塊，因此，能夠使元件間的死區(qū)更小，配置模塊的形狀與以往相比，也能夠精度更高最優(yōu)化。
而且，在本發(fā)明上述的模塊合成裝置中，所述合成處理部分是給予合成配置模塊，或是代替合成，經(jīng)延遲使參數(shù)升高，求出配置模塊的形狀函數(shù)。
按照上述本發(fā)明，通過(guò)合成處理部分，求出配置模塊經(jīng)延遲使參數(shù)升高的形狀函數(shù)，因此，比以往更容易做到，與前工序設(shè)計(jì)的聯(lián)合。
另外，在本發(fā)明上述的模塊合成裝置中，它包括根據(jù)按各功能元件分配邏輯電路，將數(shù)據(jù)通路圖表變換成邏輯電路信息的功能電平處理部分；所述邏輯電平處理部分是將用所述功能電平處理部分所變換的邏輯電路信息作為輸入。
按照上述本發(fā)明，即使表示數(shù)據(jù)通路的信息是數(shù)據(jù)通路圖表，也能夠作為該模塊合成裝置的輸入。
而且，在本發(fā)明上述的模塊合成裝置中，邏輯電平處理部分包括表示所述邏輯電路信息的同時(shí)，示出的邏輯電路信息是表示將數(shù)據(jù)通路電路中的各元件的范圍，按照由該模塊合成裝置的外部提供的指示修正的邏輯電路圖表示修正部分。
按照上述本發(fā)明，用戶能夠人——機(jī)對(duì)話或簡(jiǎn)易地修正數(shù)據(jù)通路電路的各元件的范圍。
還有，在本發(fā)明上述的模塊合成裝置中，元件特性推斷部分包括，按照元件的晶體管電平的電路構(gòu)成，對(duì)該元件滿足一個(gè)延遲要求，求出各晶體管的選通脈沖寬度的手段；和以串聯(lián)連接的晶體管相互之間作為共有擴(kuò)散區(qū)域使構(gòu)成所述元件的晶體管集團(tuán)化的手段；和關(guān)于各晶體管群，根據(jù)反復(fù)的形態(tài)變化，求出表示形狀的形狀函數(shù)，按照由該形狀函數(shù)得到的各晶體管群的高度的候補(bǔ)，求出元件高度候補(bǔ)的手段；和關(guān)于各元件高度候補(bǔ)，分別按照從晶體管面積和按預(yù)料配線長(zhǎng)度的配線面積之和減去通過(guò)共有擴(kuò)散的面積削減部分，在推斷元件面積的同時(shí)，用該元件高度候補(bǔ)除去推斷的元件面積，求出對(duì)應(yīng)該元件高度候補(bǔ)的元件寬度的手段；根據(jù)各元件高度候補(bǔ)和與對(duì)應(yīng)的元件寬度的組合，求出有關(guān)所述一個(gè)延遲要求的所述元件的形狀函數(shù)。
還有，本發(fā)明的另一解決手段是作為合成數(shù)據(jù)通路電路的配置模塊的模塊合成裝置，它包括表示數(shù)據(jù)通路圖表的同時(shí)，按照由該模塊合成裝置的外部提供的指示，修正在該數(shù)據(jù)通路圖表中的寄存器的配置的數(shù)據(jù)通路圖表表示修正部分；和推斷所述數(shù)據(jù)通路圖表的各功能元件的延遲的功能元件特性推斷部分；和根據(jù)所述功能元件特性推斷部分推斷的表示各功能元件的延遲的功能元件特性表示部分。
按照上述本發(fā)明，用戶能夠一邊看由功能元件特性表示部分使表示的功能元件的延遲，一邊用人——機(jī)對(duì)話式通過(guò)數(shù)據(jù)通路圖表表示修正部分修正在數(shù)據(jù)通路圖表中的寄存器配置。因此，由于能夠容易地消解時(shí)間間隔間的處理時(shí)間的不平均，能夠合成比以往延遲性能更優(yōu)秀的模塊。
而且，在本發(fā)明上述的模塊合成裝置中，所述功能元件特性表示部分是每個(gè)時(shí)間間隔集中表示各功能元件的延遲，同時(shí)，將每個(gè)時(shí)間間隔之和作為時(shí)間間隔的處理時(shí)間，表示各功能元件的延遲，并且，決定時(shí)鐘周期作為時(shí)間間隔，表示處理時(shí)間為最大的時(shí)間間隔。
按照上述本發(fā)明，表示各時(shí)間間隔的處理時(shí)間，并且決定數(shù)據(jù)通路電路的時(shí)鐘周期，由于表示處理時(shí)間為最大的時(shí)間間隔，用戶為消解時(shí)間間隔間的處理時(shí)間的不平均，能夠容易地進(jìn)行寄存器的配置變更。
還有，在本發(fā)明上述的模塊合成裝置中，功能元件特性推斷部分包括求出各功能元件的固有延遲及輸出級(jí)的驅(qū)動(dòng)能力的手段；和推斷所述各功能元件的控制需要的信號(hào)的延遲時(shí)間的手段；和推斷所述各功能元件間的假定配線的手段；和根據(jù)所述一個(gè)功能元件的固有延遲，和所述一個(gè)功能元件的控制需要信號(hào)的延遲時(shí)間，和根據(jù)用所述一個(gè)功能元件的輸出級(jí)的驅(qū)動(dòng)能力，驅(qū)動(dòng)各功能元件間的假定配線中驅(qū)動(dòng)所述一個(gè)功能元件的輸出級(jí)的配線時(shí)的配線延遲之和求出一個(gè)功能元件的延遲的手段。
按照上述本發(fā)明，由于也考慮需要控制的傳送等信號(hào)的延遲時(shí)間，求出功能元件的延遲，所以能精度更高地推斷各功能元件的延遲。
本發(fā)明的另一解決手段是作為合成數(shù)據(jù)通路電路的配置模塊的模塊合成方法，它包括根據(jù)按各功能元件分配邏輯電路，使數(shù)據(jù)通路圖表變換數(shù)據(jù)通路電路用邏輯電平所表現(xiàn)的邏輯電路信息的工序；和按照所述邏輯電路信息，在所述數(shù)據(jù)通路電路中特定元件的工序；和有關(guān)特定的各元件，求出經(jīng)延遲使參數(shù)升高的形狀函數(shù)的工序；根據(jù)配置模塊的平面布置圖和經(jīng)延遲使參數(shù)升高的元件的形狀函數(shù)，合成配置模塊的工序。
最后，在上述本發(fā)明的模塊合成方法中，它包括給予合成配置模塊，或是代替合成，經(jīng)延遲使參數(shù)升高，求出配置模塊的形狀函數(shù)的工序。
下面，簡(jiǎn)要說(shuō)明附1是表示關(guān)于本發(fā)明一實(shí)施例的模塊合成裝置的構(gòu)成框圖。
圖2是數(shù)據(jù)通路圖表的一例，是數(shù)據(jù)通路圖表表示修正部分11a的畫面的一例。
圖3表示如圖2所示對(duì)應(yīng)數(shù)據(jù)通路圖表的功能元件特性表示部分21的畫面的一例。
圖4是用邏輯電平表現(xiàn)數(shù)據(jù)通路電路的邏輯電路圖的一例，是表示邏輯電路圖表示修正部分12a的畫面的一例。
圖5是表示配置表示修正部分13a的畫面的一例。
圖6是邏輯電路程序庫(kù)51的數(shù)據(jù)的畫面表示例，表示對(duì)加法器的面積、延遲及耗電的數(shù)據(jù)圖。
圖7是晶體管電路程序庫(kù)52的數(shù)據(jù)的畫面表示例，表示對(duì)反相器的晶體管電路圖。
圖8表示通過(guò)元件特性推斷部分32求出元件的形狀函數(shù)的一例的坐標(biāo)圖。
圖9表示一例構(gòu)成元件的晶體管電路圖。


圖10(a)～(e)表示形態(tài)反復(fù)變化時(shí)如圖9所示晶體管群G1的形狀的變化圖。
圖11表示如圖9所示的晶體管群G1的形狀函數(shù)的坐標(biāo)圖。
圖12是為說(shuō)明假定配線的長(zhǎng)度的圖。
圖13是為說(shuō)明電路分組處理方法的圖。(a)是表示包括1個(gè)環(huán)節(jié)的網(wǎng)清單的電路圖，(b)是有關(guān)(a)的對(duì)元件進(jìn)行電路要素分配例的圖。
圖14表示模塊推斷數(shù)據(jù)，即表示配置模塊的高度和寬度的關(guān)系的形狀函數(shù)一例的坐標(biāo)圖。
圖15表示有關(guān)本實(shí)施例的模塊合成處理流程的流程圖。
圖16表示求模塊的形狀函數(shù)的方法圖，(a)表示元件A的形狀函數(shù)圖，(b)表示元件B的形狀函數(shù)圖，(c)表示包圍鄰接垂直方向的元件A，B的矩形的形狀函數(shù)圖。
符號(hào)說(shuō)明1——數(shù)據(jù)通路圖表；2——邏輯電路信息；3——配置模塊；4——形狀函數(shù)；11——功能電平處理部分；11a——數(shù)據(jù)通路圖表表示修正部分；12——邏輯電平處理部分；12a——邏輯電路圖表示修正部分；13——合成處理部分；21——功能元件特性表示部分；31——功能元件特性推斷部分；32——元件特性推斷部分；F1～F4——功能元件；R1～R6——寄存器；102——元件；G1～G6——晶體管群。
下面，參照附圖，說(shuō)明本發(fā)明的一實(shí)施例。
圖1是表示關(guān)于本實(shí)施例的模塊合成裝置的構(gòu)成框圖。圖1所示的本實(shí)施例的模塊合成裝置包括將數(shù)據(jù)通路圖表1變換成邏輯電路信息2的功能電平處理部分11，按照來(lái)自功能電平處理部分11或是由外部輸入的邏輯電路信息2特定在數(shù)據(jù)通路電路中元件的邏輯電平處理部分12，按照使元件特定的邏輯電路信息合成數(shù)據(jù)通路電路的配置模塊3的合成處理部分13，表示功能元件和元件等的特性的特性表示部分20，推斷功能元件和元件等的特性的特性推斷部分30，使合成的配置模塊為最優(yōu)化進(jìn)行各種處理的最優(yōu)化處理部分35，以及程序庫(kù)50。并且，本實(shí)施例的模塊合成裝置還包括，監(jiān)控器61和鍵盤、鼠標(biāo)等的輸入手段62。
功能電平處理部分11具有數(shù)據(jù)通路圖表表示修正部分11a，該數(shù)據(jù)通路圖表表示修正部分11a在監(jiān)控器61上顯示數(shù)據(jù)通路圖表1的同時(shí)，按照通過(guò)由外部的輸入手段62提供的指示，修正在顯示的數(shù)據(jù)通路圖表1中的寄存器配置(寄存器的移動(dòng)、插入或刪除)。邏輯電平處理部分12包括，在監(jiān)控器61上顯示邏輯電路圖信息2的同時(shí)，按照通過(guò)由外部的輸入手段62提供的指示，修正在該邏輯電路圖信息2中的各元件的范圍的邏輯電路圖表示修正部分12a。合成處理部分13具有配置表示修正部分13a，該配置表示修正部分13a在監(jiān)控器61上顯示通過(guò)由外部輸入手段62輸入的模塊的平面布置圖的同時(shí)，按照通過(guò)由外部的輸入手段62提供的指示，修正顯示的平面布置圖。
特性表示部分20包括，由程序庫(kù)50讀出的表示數(shù)據(jù)通路圖表1的各功能元件的延遲時(shí)間其他的特性的功能元件特性表示部分21。特性推斷部分30包括，推斷數(shù)據(jù)通路圖表1的各功能元件的延遲時(shí)間其他的特性的特性推斷部分31，以及推斷元件的面積等的特性的元件特性推斷部分32。
最優(yōu)化處理部分35包括電路分組處理部分36、門級(jí)驅(qū)動(dòng)能力最優(yōu)化部分37、晶體管電平驅(qū)動(dòng)能力最優(yōu)化部分38以及模塊內(nèi)部配線處理部分39。還有，程序庫(kù)50包括邏輯電路圖程序庫(kù)51、晶體管電路程序庫(kù)52以及工藝流程程序庫(kù)53。
另外，本實(shí)施例的模塊合成裝置在完成模塊的合成結(jié)果——配置模塊3的同時(shí)，輸出經(jīng)延遲使參數(shù)升高的配置模塊的形狀函數(shù)4作為模塊推斷數(shù)據(jù)。或?qū)⑴渲媚K3及形狀函數(shù)4中的任何一個(gè)，作為模塊推斷數(shù)據(jù)輸出。
圖2是數(shù)據(jù)通路圖表表示修正部11a在監(jiān)控器61上顯示的數(shù)據(jù)通路圖表1的一例。在圖2中，I1～I(xiàn)4是輸入端子、F1～F4是功能元件、E1～E9是數(shù)據(jù)流、R1～R6是寄存器、01是輸出端子。還有，操縱本實(shí)施例的模塊合成裝置的數(shù)據(jù)通路圖表1允許變更寄存器配置的修正和模塊固定(分配所述功能元件的實(shí)際的電路的選擇)。一方面，不承認(rèn)資源共享。
按照本實(shí)施例的模塊合成裝置，用戶可通過(guò)人——機(jī)對(duì)話式操作，修正數(shù)據(jù)通路圖表1中的寄存器的配置。
各功能元件的延遲時(shí)間及寄存器的插入位置影響大規(guī)模集成電路的時(shí)鐘周期。通常是在前工序的設(shè)計(jì)工程中在進(jìn)行資源共享及模塊固定的同時(shí)，決定數(shù)據(jù)通路圖表中寄存器的插入位置，模塊合成裝置是在前工序的設(shè)計(jì)程序中，合成有關(guān)提供了這些條件的數(shù)據(jù)通路圖表的配置模塊。但是，在處理工藝流程變化了的情況下，在前工序的設(shè)計(jì)程序中最大限度地利用信息，以尋求配置模塊的再利用，更加優(yōu)化。在這種情況下，在模塊合成中，最好是在不改變用前工序的設(shè)計(jì)程序決定的動(dòng)作說(shuō)明范圍內(nèi)，允許寄存器的移動(dòng)。如果使用有關(guān)本實(shí)施例的模塊合成裝置，由于能夠用人——機(jī)對(duì)話式指定關(guān)于流水線處理的寄存器的插入位置，能夠進(jìn)行配置模塊的再利用和更加優(yōu)化。
也就是說(shuō)，有關(guān)本實(shí)施例的模塊合成裝置的特征之一是，具有以下功能元件在模塊合成中，通過(guò)人——機(jī)對(duì)話式操作，可修正數(shù)據(jù)通路圖表中寄存器的配置。
圖3表示如圖2所示對(duì)應(yīng)數(shù)據(jù)通路圖表的功能元件特性表示部分21的畫面的一例。如圖3所示，在功能元件特性表示部分21的表示畫面中，各功能元件的延遲等的特性被集中表示每個(gè)時(shí)間間隔。
各功能元件的延遲由功能元件特性推斷部分31求出。由功能元件特性推斷部分31求出的各功能元件的延遲存儲(chǔ)于邏輯電路程序庫(kù)51中。功能元件特性表示部分21由邏輯電路程序庫(kù)51讀出各功能元件的延遲、面積、耗電、如圖3所示那樣，在監(jiān)控器61上顯示。
如圖2所示在數(shù)據(jù)通路圖表中，時(shí)間間隔1順次進(jìn)行功能元件F2(加法運(yùn)算)和功能元件F3(乘法運(yùn)算)，這時(shí)，功能元件F2的延遲(10)和功能元件F3的延遲(40)之和(50)為時(shí)間間隔1的處理時(shí)間。在功能元件特性表示部分21的表示畫面中，為了在各功能元件延遲的同時(shí)表示各時(shí)間間隔的處理時(shí)間，例如圖3所示，各功能元件的延遲用黑帶表示，各時(shí)間間隔的處理時(shí)間用陰影的覆蓋帶表示。
各時(shí)間間隔的運(yùn)算需要分別在1個(gè)時(shí)鐘周期內(nèi)處理。因此，成為決定時(shí)鐘周期的重要原因，是每1個(gè)時(shí)間間隔的最大處理時(shí)間，圖3中時(shí)間間隔1的處理時(shí)間(50)與此相當(dāng)。也就是說(shuō)，通過(guò)提高分配給時(shí)間間隔1的功能元件的處理速度，能夠縮短時(shí)鐘周期。為了將此出示給用戶，如圖3所示那樣，處理時(shí)間為最大的時(shí)間間隔用“*”表示。
另外，當(dāng)其時(shí)間間隔的處理時(shí)間達(dá)到每一個(gè)時(shí)間間隔的最大處理時(shí)間為止，處理時(shí)間為最大的時(shí)間間隔以外的分配了時(shí)間間隔的功能，置換延遲更大的東西是可能的。為了將此示出，例如圖3所示那樣，在各時(shí)間間隔中，每一個(gè)時(shí)間間隔的最大處理時(shí)間也就是時(shí)鐘周期用白框表示。由該白框中的黑帶以外的部分表現(xiàn)延遲的余剩，稱之為備用部分。
以往的模塊合成裝置，由于沒(méi)有修正在數(shù)據(jù)通路圖表中的寄存器的配置的機(jī)能，即使對(duì)時(shí)間間隔之間的處理時(shí)間的不平均，也不能將此解消，因此，不能合成延遲性能優(yōu)秀的模塊。并且，由于流水線處理的寄存器的插入位置被固定，不能夠?yàn)槭鼓K性能改善而修正寄存器位置。另外，用戶進(jìn)行把握各功能元件的特性的模塊性能的最優(yōu)化是困難的。也就是說(shuō)，以往的模塊合成裝置不具有在各功能元件的特性和模塊性能的方面表示達(dá)到臨界的部分等的機(jī)能，由于僅得到有關(guān)合成結(jié)果的特性信息，進(jìn)行模塊的性能的最優(yōu)化，可是，需要人工進(jìn)行繁雜的作業(yè)，模塊開(kāi)發(fā)需要時(shí)間。
可是，用有關(guān)本實(shí)施例的模塊合成裝置，用戶能夠一邊看如圖3所示那樣的通過(guò)功能元件特性表示部分21的表示畫面，一邊修正數(shù)據(jù)通路圖表中的寄存器的配置。因此，由于能夠解消時(shí)間間隔間的處理時(shí)間的不平均，能夠合成比以往的延遲性能優(yōu)秀的模塊。
圖4是在監(jiān)控器61上表示邏輯電路圖表示修正部分12a，是表示數(shù)據(jù)通路電路的邏輯電路的一例。在圖4中，101是寄存器、102是元件、103是寄存器列。元件102是通過(guò)將一個(gè)或多個(gè)邏輯電路成組化得到的。
在本說(shuō)明書中，元件的概念是表現(xiàn)具有一個(gè)統(tǒng)一機(jī)能的電路的集合。元件的具體的實(shí)現(xiàn)，根據(jù)設(shè)計(jì)階段而不同。也就是說(shuō)，在設(shè)計(jì)的初期，元件是通過(guò)機(jī)能信息表示，如果邏輯設(shè)計(jì)結(jié)束，元件是通過(guò)邏輯電路的集合表示，如果電路設(shè)計(jì)結(jié)束，元件是通過(guò)晶體管電平的電路表示，如果配置設(shè)計(jì)結(jié)束，元件是通過(guò)配置圖表示。元件又稱為功能元件或是機(jī)能元件。為進(jìn)行運(yùn)算的元件稱為存儲(chǔ)元件。
在前工序設(shè)計(jì)中，由于元件是對(duì)應(yīng)功能元件，功能電平處理部分11是數(shù)據(jù)通路圖表1，沿?cái)?shù)據(jù)流配置運(yùn)算元件列和存儲(chǔ)元件列(寄存器元件列)，由邏輯電路程序庫(kù)51讀出分配對(duì)應(yīng)各功能元件的邏輯電路，將數(shù)據(jù)通路圖表1變換成邏輯電路信息2。邏輯電路圖表示修正部分12a是將輸入給邏輯電平處理部分12的邏輯電路信息2用邏輯電路圖的形式，在監(jiān)控器上用畫面表示，同時(shí)，按照通過(guò)由外部的輸入手段62提供的指示，修正在該邏輯電路圖中各元件的范圍。
因此，用有關(guān)本實(shí)施例的模塊合成裝置，通過(guò)用戶的人——機(jī)對(duì)話式操作，能夠一邊進(jìn)行包含元件的邏輯電路的集合的變更，一邊進(jìn)行元件列配置的替換。
圖5是用監(jiān)控器61的畫面表示配置表示修正部分13a，是配置模塊的平面布置圖之一例。在圖5中，111是寄存器元件列、112是運(yùn)算元件列。合成處理部分13是按照由邏輯電平處理部分12決定的如圖4所示那樣的元件的連接信息，按照通過(guò)由外部的輸入手段62提供的指示，作成配置模塊的平面布置圖。還有，通過(guò)用戶的指定或是自動(dòng)最優(yōu)化處理，能夠選擇作為配置模塊的平面布置圖的元件的二層裝載等。
另外，程序庫(kù)50的數(shù)據(jù)也通過(guò)特性表示部分20的畫面表示。
圖6是邏輯電路程序庫(kù)51的數(shù)據(jù)的畫面表示例，表示對(duì)加法器的面積、延遲及耗電的數(shù)據(jù)圖。邏輯電路程序庫(kù)51是用參數(shù)升高的形式存儲(chǔ)加法器那樣的各功能元件的面積、延遲及耗電的數(shù)據(jù)。通過(guò)功能元件特性推斷部分31計(jì)算出這些數(shù)據(jù)。在圖6中，陰影的覆蓋部分表示對(duì)目前該功能元件(加法器)選擇的電路。例如用戶看如圖3所示那樣的功能元件特性，找到應(yīng)該改善延遲的功能元件，由圖6所示那樣表示的選擇對(duì)該功能元件最適合的電路，因此，可進(jìn)行最佳人——機(jī)對(duì)話。
圖7是晶體管電路程序庫(kù)52的數(shù)據(jù)的畫面表示例，表示對(duì)反相器的晶體管電路圖。晶體管電路程序庫(kù)52存儲(chǔ)對(duì)應(yīng)各邏輯電路的晶體管電路的數(shù)據(jù)。在圖7中，陰影的覆蓋部分表示對(duì)目前該邏輯電路(反相器)選擇的晶體管電路。
還有，工藝流程程序庫(kù)53存儲(chǔ)目前使用的工藝流程設(shè)計(jì)規(guī)程、制約條件、電路參數(shù)等。作為主要之點(diǎn)參照最優(yōu)化處理部分35。
元件特性推斷部分32求出晶體管電平的電路構(gòu)成提供的元件經(jīng)延遲使參數(shù)升高的形狀函數(shù)。圖8表示經(jīng)延遲使參數(shù)升高的元件的形狀函數(shù)的一例的坐標(biāo)圖。如圖8所示那樣，經(jīng)延遲使用權(quán)參數(shù)升高的元件的形狀函數(shù)，對(duì)多個(gè)延遲要求分別求出元件的形狀函數(shù)的集合，分別的形狀函數(shù)表示滿足一個(gè)延遲要求的元件的高度(Y)和寬度(X)的關(guān)系，表現(xiàn)元件形狀的自由度。在通過(guò)合成處理部分13合成模塊時(shí)，使用了為使模塊內(nèi)的元件間的死區(qū)最小，為了使模塊的集成度提高，使用經(jīng)該延遲使參數(shù)提高的元件的形狀函數(shù)。
提供了有關(guān)元件的晶體管電平的電路構(gòu)成時(shí)，元件特性推斷部分32，設(shè)定有關(guān)元件多個(gè)延遲要求，對(duì)各延遲要求進(jìn)行以下所示的《元件的形狀函數(shù)推斷處理》，因此，如圖8所示那樣求出經(jīng)延遲使參數(shù)升高的元件的形狀函數(shù)。還有，提供元件高度的上限及下限。
《元件的形狀函數(shù)推斷處理》(步驟E1)對(duì)元件設(shè)定一個(gè)延遲要求。
(步驟E2)將各晶體管的選通脈沖寬度最優(yōu)化(例如、可以使用在Fishburn et.al，”TILOSA posynomial Programming Approach toTransistor Sizing”，ICCAD85，pp.326-328，1985.中所公開(kāi)的晶體管尺寸最優(yōu)化方法)。
(步驟E3)在構(gòu)成元件的晶體管中，將串聯(lián)連接的晶體管作為共有擴(kuò)散的成組化。
圖9表示一例構(gòu)成元件的晶體管電路圖。在圖9中，VDD是電源，GND是接地，TPA～TPD是P型晶體管，TNA～TND是N型晶體管TPC和TPD分別串聯(lián)連接。串聯(lián)連接的晶體管作為共有擴(kuò)散成組化，因此，定為晶體管群G1～G6。
(步驟E4)按照元件的結(jié)構(gòu)定義求出取得元件的高度的候補(bǔ)。
這里的元件是作為P溝道區(qū)域和N溝道區(qū)域縱沉積的互補(bǔ)金屬-氧化物-半導(dǎo)體的元件，作為提供P溝道區(qū)域及N溝道區(qū)域的高度的上限和下限。各晶體管群中，就選通脈沖寬度比該晶體管群所屬的溝道區(qū)域的高度的下限值還大，作為進(jìn)行反復(fù)，求出進(jìn)行了反復(fù)時(shí)的形狀函數(shù)。
在如圖9所示的晶體管電路中，P溝道區(qū)域的晶體管群G1的選通脈沖寬度是12，并且，P溝道區(qū)域的高度假定限制在4到8之間。
圖10表示晶體管群G1的形態(tài)反復(fù)變化時(shí)的形狀的變化圖。如圖10(a)～(e)所示，用矩形圍起的晶體管群G1經(jīng)反復(fù)多次變化的形狀的變化。例如，在無(wú)反復(fù)(a)中，寬度為6、高度為12，在一次反復(fù)的(b)、(c)中，分別寬度為10、高度為8及寬度為10、高度為6，在二次反復(fù)的(d)、(e)中，分別寬度為14、高度為5以及寬度為14、高度為4。
該結(jié)果，晶體管群G1A的形狀函數(shù)為圖11所示那樣的坐標(biāo)。在圖11中，坐標(biāo)上的點(diǎn)120a～120e分別對(duì)應(yīng)圖10(a)～(e)的配置。由于所述P溝道區(qū)域的高度限制，僅陰影沒(méi)有覆蓋部分的形狀函數(shù)為可實(shí)際配置的。其他的晶體管群也能夠同樣地求形狀函數(shù)。
根據(jù)這樣求出的各晶體管群的形狀函數(shù)，可知提供P溝道區(qū)域及N溝道區(qū)域的高度時(shí)，取得的晶體管的面積。晶體管面積的效率最好的是在各形狀函數(shù)中由于寬度是變化的要點(diǎn)，將那樣的要點(diǎn)作為P溝道區(qū)域及N溝道區(qū)域的高度的候補(bǔ)，全部列入表中。
由于P溝道區(qū)域的晶體管群和N溝道區(qū)域的晶體管群在元件內(nèi)使之上下縱裝載，在其間有必要確保為了PN分離區(qū)域以及配線。因此，準(zhǔn)備由配線網(wǎng)開(kāi)始統(tǒng)計(jì)的提供間隔Dd的圖表，將由該圖表提供的間隔Dd，加以P溝道區(qū)域及N溝道區(qū)域的高度的候補(bǔ)，由此求出元件高度候補(bǔ)。
(步驟E5)關(guān)于各元件高度候補(bǔ)，按照晶體管面積和各網(wǎng)絡(luò)的輸出端數(shù)，預(yù)料配線長(zhǎng)加上配線面積，進(jìn)一步假定輸出網(wǎng)絡(luò)、電源網(wǎng)絡(luò)以及接地網(wǎng)絡(luò)的個(gè)數(shù)情況進(jìn)行共有擴(kuò)散，根據(jù)關(guān)于這些網(wǎng)絡(luò)的共有擴(kuò)散，減去面積削減部分，由此推斷元件面積。其后，將推斷的元件面積用該元件高度候補(bǔ)除去，由此得到的值作為對(duì)應(yīng)該元件高度候補(bǔ)的元件寬度。這里，輸出端數(shù)和配線長(zhǎng)的關(guān)系是由圖表預(yù)先提供。
(步驟E6)按照在步驟E5得到的各元件高度候補(bǔ)和與此對(duì)應(yīng)的元件寬度的組合，關(guān)于在步驟E1中設(shè)定的一個(gè)延遲要求，求出元件的形狀函數(shù)。
在以往的模塊合成裝置中，由于元件形狀的自由度不怎么高，例如，選擇了驅(qū)動(dòng)能力最佳的元件時(shí)，存在容易在元件之間產(chǎn)生死區(qū)這樣的問(wèn)題。也就是說(shuō)，沒(méi)有實(shí)現(xiàn)希望的元件形狀的機(jī)能和用知時(shí)間推斷元件形狀的取得候補(bǔ)的機(jī)能，由于元件形狀僅從予先準(zhǔn)備中選擇，在元件之間容易產(chǎn)生死區(qū)，因此，存在不能夠?qū)⑴渲媚K高精度最優(yōu)化這樣的問(wèn)題。
對(duì)此，用有關(guān)本實(shí)施例的模塊合成裝置，由于能求出有關(guān)元件的形狀函數(shù)，所以，能夠?qū)⑴渲媚K的形狀高精度最優(yōu)化。
功能元件特性推斷部分31如以下那樣求功能元件的延遲。首先，從邏輯電路程序庫(kù)51中讀出功能元件的固有延遲及輸出段的驅(qū)動(dòng)能力，同時(shí)，從合成處理部分13中讀出功能元件之間的假設(shè)配線。這里，如圖12所示，將全部包含配線的網(wǎng)絡(luò)端子113的矩形114的半周作為假設(shè)配線的長(zhǎng)度。進(jìn)一步，按照實(shí)現(xiàn)同樣機(jī)能且對(duì)不同環(huán)節(jié)的元件相互間的距離，推斷該功能元件內(nèi)部的傳送等的控制配線長(zhǎng)。接著，計(jì)算為使功能元件之間的數(shù)據(jù)傳送的假設(shè)配線用所述功能元件的輸出段驅(qū)動(dòng)能力驅(qū)動(dòng)了的情況的配線延遲。最后，作為該功能元件的延遲，求出該功能元件的固有延遲和控制該功能元件的信號(hào)的延遲時(shí)間和計(jì)算了的配線延遲之和。
還有，功能元件特性推斷部分31如以下那樣求出功能元件的耗電。
由對(duì)各功能元件的輸入信號(hào)的變化次數(shù)求出輸出信號(hào)的變化次數(shù)的傳輸式存儲(chǔ)于邏輯電路程序庫(kù)51。在接頭全體的使用條件中，為了評(píng)價(jià)電力的測(cè)試，由特性曲線求出，提供給該模塊的數(shù)據(jù)信號(hào)及控制信號(hào)的變化次數(shù)。當(dāng)不存在上述那樣的測(cè)試特性曲線時(shí)，如按照特開(kāi)平8——6980號(hào)公報(bào)公開(kāi)的方法，按統(tǒng)計(jì)的方法提供該模塊的數(shù)據(jù)信號(hào)的變化次數(shù)，這也是可能的。功能元件特性推斷部分31包括輸入該模塊的數(shù)據(jù)信號(hào)及控制信號(hào)的變化次數(shù)的手段，將該模塊的使用條件存儲(chǔ)于數(shù)據(jù)庫(kù)中，據(jù)此評(píng)價(jià)各功能元件的耗電。
功能元件特性推斷部分31首先從外部系統(tǒng)輸入在接頭全體的使用條件中的模塊的數(shù)據(jù)信號(hào)及控制信號(hào)的變化次數(shù)。接著，從數(shù)據(jù)通路的輸入側(cè)順序使用對(duì)各功能元件定義的所述的傳輸式，反復(fù)進(jìn)行求輸出信號(hào)的變化次數(shù)的處理。最后，計(jì)算自各信號(hào)線的負(fù)載和信號(hào)的變化次數(shù)的各功能元件的耗電。計(jì)算過(guò)的各功能元件的耗電存儲(chǔ)于邏輯電路程序庫(kù)51中。還有，作為由功能元件的動(dòng)作記述的求所述傳輸式的方法，如若使用特開(kāi)平8-6980號(hào)公開(kāi)的方法就可以。
接著，說(shuō)明最優(yōu)化處理部分35。
電路分組處理部分36在如圖13所示的邏輯電路圖中，由于將電路要素成組化，因此是特定元件。用圖13說(shuō)明按照電路分組處理部分36的電路分組處理方法。
圖13(a)表示包括一個(gè)環(huán)節(jié)的網(wǎng)清單的電路圖，圖13(b)是關(guān)于圖13(a)對(duì)元件進(jìn)行電路要素分配例的圖，131A～131F是電路要素、132A～132C作為要作成的元件、133A～133F是配線。在圖13(b)中，在電路要素131A～131F時(shí)，分別記述面積推斷值，在元件132A～132C時(shí)，分別向上提交面積的限制值。
首先找到延遲的極限的通路上的配線，在該配線上進(jìn)行加權(quán)。接著，按照外部來(lái)的指定提供元件面積的上限值。包括共有擴(kuò)散時(shí)的各元件的電路要素的面積的總和是所述上限值以下，并且所加權(quán)的配線的斷開(kāi)數(shù)為最小，反復(fù)調(diào)換包含各元件的電路要素，因此，決定包含各元件的電路要素的集合。這里，通過(guò)所述的元件特性推斷部分32計(jì)算包含各元件的電路要素的面積的總和。
最后對(duì)包含其他的環(huán)節(jié)的網(wǎng)清單的各電路要素，按照對(duì)應(yīng)包含最初處理了的環(huán)節(jié)的網(wǎng)清單的電路要素，決定作為元件的成組化。
門級(jí)驅(qū)動(dòng)能力最優(yōu)化部分37在特性表示部分20表示的數(shù)據(jù)中，對(duì)備用部分存在的功能元件或是元件，比輸出段驅(qū)動(dòng)能力低，并且，由于反復(fù)置換面積小的電路，將各元件的輸出段驅(qū)動(dòng)能力最優(yōu)化。
晶體管電平驅(qū)動(dòng)能力最優(yōu)化部分38，在提供了各元件的輸出級(jí)的晶體管尺寸的情況下，提供該元件的延遲時(shí)間時(shí)，面積為最小，將元件內(nèi)的各晶體管的尺寸最優(yōu)化。例如，按照在Fishburn et.al，”TILOSAposynomial Programming Approach to Trasistor Sizing”，ICCAD85，pp.326-328，1985.所公開(kāi)的晶體管尺寸最優(yōu)化方法能實(shí)現(xiàn)。
模塊內(nèi)部配線處理部分39進(jìn)行元件之間的配線，例如使用了在J.Cong，B.Preas，and C.L.Lin，”General models and algorithms for over-the-cell routing in standard cell design”，Proc.of DAC，pp.709-715，june 1990中所公開(kāi)的方法。
合成處理部分13是將模塊的合成結(jié)果配置模塊3和經(jīng)延遲使參數(shù)升高的模塊的形狀函數(shù)4作為模塊推斷數(shù)據(jù)輸出。圖14表示經(jīng)延遲使參數(shù)升高的模塊的形狀函數(shù)4的一例的坐標(biāo)圖。
根據(jù)圖1所示的模塊合成裝置說(shuō)明關(guān)于模塊合成處理。
圖15是根據(jù)圖1所示模塊合成裝置表示模塊合成處理流程的程序框圖。
首先在步驟ST1中，將數(shù)據(jù)通路圖表1輸入給功能電平處理部分11，通過(guò)功能元件特性表示部分21看畫面表示的各功能元件的延遲等的特性，用戶提供指示給數(shù)據(jù)通路圖表表示修正部分11a，并且在延遲最優(yōu)化的評(píng)價(jià)指標(biāo)下，根據(jù)功能電平處理部分11，自動(dòng)地進(jìn)行在數(shù)據(jù)通路圖表1中的寄存器配置的修正。
接著，在步驟ST2中，在步驟ST1輸入并且修正了寄存器配置的數(shù)據(jù)通路圖表，通過(guò)功能電平處理部分11，對(duì)應(yīng)各功能元件，將邏輯電路由邏輯電路程序庫(kù)51讀出分配，由此，生成邏輯電路信息2，輸入給邏輯電平處理部分12。在此的邏輯電路信息2只表現(xiàn)電路的邏輯，不表現(xiàn)相當(dāng)邏輯的晶體管電路。邏輯電路信息2也可以通過(guò)輸入手段62由外部直接圖解編輯輸入。也就是說(shuō)，用本實(shí)施例的模塊合成裝置也能夠用抽象的電平表現(xiàn)的數(shù)據(jù)通路圖表1或是用邏輯電平表現(xiàn)的邏輯電路信息2其中任何一種輸入。
其次，在步驟ST3中，將用步驟ST2輸入的邏輯電路在部件區(qū)上概略配置。
然后，在步驟ST4中，按照由步驟ST3的概略配置，求邏輯電路之間的假設(shè)配線長(zhǎng)。
接著，在步驟ST5中，由晶體管電路程序庫(kù)52中讀出分配對(duì)應(yīng)各邏輯電路的晶體管電路。晶體管電路程序庫(kù)52對(duì)各邏輯電路準(zhǔn)備幾個(gè)晶體管電路的候補(bǔ)，按照輸出端數(shù)和延遲時(shí)間的期待值，從其中選擇最合適的候補(bǔ)，由此，進(jìn)行邏輯電路的向晶體管電路的分配。
接著，在步驟ST6中，根據(jù)門級(jí)驅(qū)動(dòng)能力最優(yōu)化部35，按照邏輯電路之間的假設(shè)配線長(zhǎng)度及延遲目的，延遲制約，進(jìn)行各邏輯電路的輸出級(jí)門的驅(qū)動(dòng)能力的最優(yōu)化。
然后，在步驟ST7中，進(jìn)行電路的分組。這里，由于用戶向邏輯電路圖表示修正部分12a提供指示，或是由電路分組處理部分35自動(dòng)處理，將電路成組化，由此，特定元件。
然后，在步驟ST8中，對(duì)用步驟ST7求出的各元件，通過(guò)晶體管電平驅(qū)動(dòng)能力最優(yōu)化部分38，以元件內(nèi)部延遲的最小化及面積最小化作為目的，進(jìn)行元件內(nèi)部驅(qū)動(dòng)能力最優(yōu)化及元件的配置合成。
然后，在步驟ST9中，由模塊內(nèi)部配線處理部分39進(jìn)行元件之間的配線。
最后，在步驟ST10中，生成模塊推斷數(shù)據(jù)。
詳細(xì)說(shuō)明步驟ST10，這里，限定元件限幅結(jié)構(gòu)排列情況，由外部提供給合成處理部分13作為模塊的平面布置圖。
首先，由外部設(shè)定時(shí)鐘周期。接著，在設(shè)定的時(shí)鐘周期之間進(jìn)行寄存器間的數(shù)據(jù)傳送，對(duì)各寄存器間的各元件，提供輸出級(jí)驅(qū)動(dòng)能力及元件內(nèi)的延遲要求。按照提供的各元件的輸出級(jí)驅(qū)動(dòng)能力及元件內(nèi)延遲要求，通過(guò)元件特性推斷部分32，求各元件經(jīng)延遲使參數(shù)升高的形狀函數(shù)。
然后，就模塊設(shè)定多個(gè)延遲要求，對(duì)各延遲要求進(jìn)行以下所示《模塊的形狀函數(shù)推斷處理》，分別求模塊的形狀函數(shù)。
《模塊的形狀函數(shù)推斷處理》滿足(步驟F1)所設(shè)定的延遲要求，并且，按模塊面積最小決定各元件的延遲要求。關(guān)于該處理后述。
(步驟F2)關(guān)于構(gòu)成模塊的各元件，用步驟F1決定的延遲要求開(kāi)始，參照按元件特性推斷部分32已經(jīng)求出的經(jīng)延遲使參數(shù)升高的形狀函數(shù)，決定一個(gè)形狀函數(shù)。
(步驟F3)用步驟F2決定的各元件的形狀函數(shù)和模塊的平面布置圖開(kāi)始，求模塊的形狀函數(shù)。
參照?qǐng)D16，說(shuō)明關(guān)于步驟F3的處理(在L.Stockmayer，”O(jiān)ptimalOrientations of Cells in Slicing Floorplan Designs”，Information andControl，Vol.59，pp.91-101，1983上公開(kāi))。在圖16中，(a)是元件A的形狀函數(shù)，(b)是元件B的形狀函數(shù)，(c)分別表示將在垂直方向鄰接的元件A、B用矩形圍起的形狀函數(shù)。(C)表示的形狀函數(shù)是將(a)表示的形狀函數(shù)和(b)表示的形狀函數(shù)在Y方向增加。也就是說(shuō)，根據(jù)將各元件的形狀函數(shù)在Y方向增加，能夠求矩形圍起的在垂直方向鄰接的元件的形狀函數(shù)。同樣，根據(jù)將各元件的形狀函數(shù)在X方向增加，能夠求矩形圍起的在水平方向鄰接的元件的形狀函數(shù)。因此，按照用限幅結(jié)構(gòu)表現(xiàn)的元件的鄰接關(guān)系，分別增加X(jué)、Y方向的各元件的形狀函數(shù)，由此，能夠求模塊全體的形狀函數(shù)。然后，對(duì)求出的模塊全體的形狀函數(shù)增加相當(dāng)元件之間配線的面積，求出模塊的形狀函數(shù)。
下面，詳細(xì)說(shuō)明關(guān)于步驟F1的處理。在步驟F1中，如下式(1)那樣確定為決定各元件的延遲要求的目的函數(shù)。
目的函數(shù)＝(模塊面積)*P…(1)其中，P是補(bǔ)償常數(shù)，模塊滿足延遲要求時(shí)為1，不滿足要求時(shí)為2。
然后，象式(1)所示目的函數(shù)為最小那樣按照逐次改善法等求各元件的延遲要求。具體為，首先提供作為各元件的延遲的初期值，一邊求目的函數(shù)，一邊使各元件的延遲變化下去(這時(shí)的變化量可以按照通過(guò)元件特性推斷部分32已經(jīng)求出的經(jīng)延遲使參數(shù)升高的元件的形狀函數(shù)決定)、作為延遲要求決定目的函數(shù)為最小時(shí)的各元件的延遲。
在式(1)目的函數(shù)中的模塊面積認(rèn)為是用模塊的形狀函數(shù)中的最小面積提供。并且，這里的模塊的形狀函數(shù)，與所述步驟F3同樣，是由元件延遲決定的各元件的形狀函數(shù)和模塊的平面布置圖求出的。
還有，是根據(jù)推斷模塊的延遲，比較該模塊的延遲和延遲要求來(lái)判斷模塊是否滿足延遲要求。
模塊的延遲是根據(jù)由該模塊的輸入端子到輸出端子的各通路的延遲，也就是說(shuō)，根據(jù)通路延遲的最大值或平均值的任一個(gè)來(lái)定義。通路延遲是根據(jù)構(gòu)成該通路的各元件的延遲和模塊的形狀函數(shù)及平面布置圖推斷的配線負(fù)載為基礎(chǔ)推斷的配線延遲之和求出的。
下面就關(guān)于本實(shí)施例的模塊合成次序進(jìn)行補(bǔ)充說(shuō)明。
如圖2所示那樣的數(shù)據(jù)通路圖表是通過(guò)確定寄存器的插入位置和配線的插入位置之前的功能元件，表現(xiàn)流動(dòng)的數(shù)據(jù)流，流水線等的調(diào)度，通過(guò)決定寄存器的插入位置，定義寄存器之間的通路，可提供寄存器間通路的演算的處理順序的問(wèn)題和定義。
在數(shù)據(jù)通路圖表的電平中模塊的最優(yōu)化是通過(guò)(1)寄存器的插入位置的最優(yōu)化、(2)寄存器間的電路的定時(shí)的最優(yōu)化、(3)寄存器間電路的內(nèi)部延遲的最優(yōu)化來(lái)實(shí)現(xiàn)的。
關(guān)于(1)，有關(guān)本實(shí)施例的模塊合成裝置包括，表示數(shù)據(jù)通路圖表的功能和具有按照來(lái)自外部的指示修正寄存器的插入位置的機(jī)能的數(shù)據(jù)通路圖表表示修正部分11a，用戶指示為流水線處理的寄存器插入位置，因此，能夠?qū)δK合成反映調(diào)度信息。
關(guān)于(2)，在電路全體中，找出寄存器間的極限，通過(guò)反復(fù)使有關(guān)該極限的通路的電路的驅(qū)動(dòng)能力一律增大，實(shí)施是可能的。通過(guò)參照邏輯電路程序庫(kù)51，得到相當(dāng)各功能元件的邏輯電路。
關(guān)于(3)，生成相當(dāng)各功能元件的晶體管電路，通過(guò)變更設(shè)定生成的晶體管電路的各晶體管的選通脈沖寬度，能夠?qū)⒚娣e和延遲時(shí)間最優(yōu)化。用本實(shí)施例，邏輯電路程序庫(kù)51具有將面積延遲時(shí)間作為參數(shù)的范例信息，通過(guò)使該參數(shù)最優(yōu)化，設(shè)定寄存器間的電路的內(nèi)部延遲為希望值。邏輯電路程序庫(kù)具有的范例信息是通過(guò)元件特性推斷部分32生成的。
以上，按照本發(fā)明，根據(jù)經(jīng)延遲使參數(shù)升高的元件的形狀函數(shù)，由于合成數(shù)據(jù)通路電路的配置模塊，能夠使元件之間的死區(qū)較小，配置模塊的形狀也能夠比以往精度更高最優(yōu)化。
還有，利用經(jīng)延遲使參數(shù)升高的元件的形狀函數(shù)，求有關(guān)配置模塊的經(jīng)延遲使參數(shù)升高的形狀函數(shù)，與前工序設(shè)計(jì)的聯(lián)合比以往容易。
而且，由于能夠容易地解消在數(shù)據(jù)通路圖表中，時(shí)隙間的處理時(shí)間的不平均，所以能夠合成比以往的延遲性能優(yōu)越的模塊。
權(quán)利要求
1.一種模塊合成裝置是合成數(shù)據(jù)通路電路的模塊配置的模塊合成裝置，其特征在于包括根據(jù)數(shù)據(jù)通路電路用邏輯電平所表現(xiàn)的邏輯電路信息，在所述數(shù)據(jù)通路電路中特定元件的邏輯電平處理部分；和對(duì)于提供給晶體管電平的電路構(gòu)成的元件，求出經(jīng)延遲使參數(shù)升高的形狀函數(shù)的元件特性推斷部分；和根據(jù)所述邏輯電平處理部分特定的各元件，分別設(shè)定晶體管電平的電路構(gòu)成提供給所述元件特性推斷部分；根據(jù)所述元件特性推斷部分求出的，按照經(jīng)延遲使參數(shù)升高的各元件的形狀函數(shù)，合成配置模塊的合成處理部分。
2.根據(jù)權(quán)利要求1所述的模塊合成裝置，其特征在于，所述合成處理部分是給予合成配置模塊，或是代替合成，經(jīng)延遲使參數(shù)升高，求出配置模塊的形狀函數(shù)。
3.根據(jù)權(quán)利要求1所述的模塊合成裝置，其特征在于，包括根據(jù)按各功能元件分配邏輯電路，將數(shù)據(jù)通路圖表變換成邏輯電路信息的功能電平處理部分；所述邏輯電平處理部分是將用所述功能電平處理部分所變換的邏輯電路信息作為輸入。
4.根據(jù)權(quán)利要求1所述的模塊合成裝置，其特征在于所述邏輯電平處理部分包括表示所述邏輯電路信息的同時(shí)，示出的邏輯電路信息是表示將數(shù)據(jù)通路電路中的各元件的范圍，按照由該模塊合成裝置的外部提供的指示修正的邏輯電路圖表示修正部分。
5.根據(jù)權(quán)利要求1所述的模塊合成裝置，其特征在于所述元件特性推斷部分包括，按照元件的晶體管電平的電路構(gòu)成，對(duì)該元件滿足一個(gè)延遲要求，求出各晶體管的選通脈沖寬度的手段；和以串聯(lián)連接的晶體管相互之間作為共有擴(kuò)散區(qū)域使構(gòu)成所述元件的晶體管集團(tuán)化的手段；和關(guān)于各晶體管群，根據(jù)反復(fù)的形態(tài)變化，求出表示形狀的形狀函數(shù)，按照由該形狀函數(shù)得到的各晶體管群的高度候補(bǔ)，求出元件高度候補(bǔ)的手段；和關(guān)于各元件高度候補(bǔ)，分別按照從晶體管面積和按預(yù)料配線長(zhǎng)度的配線面積之和減去通過(guò)共有擴(kuò)散的面積削減部分，在推斷元件面積的同時(shí)，用該元件高度候補(bǔ)除去推斷的元件面積，求出對(duì)應(yīng)該元件高度候補(bǔ)的元件寬度的手段；根據(jù)各元件高度候補(bǔ)和與對(duì)應(yīng)的元件寬度的組合，求出有關(guān)所述一個(gè)延遲要求的所述元件的形狀函數(shù)。
6.一種模塊合成裝置是合成數(shù)據(jù)通路電路的配置模塊的模塊合成裝置，其特征在于包括表示數(shù)據(jù)通路圖表的同時(shí)，按照由該模塊合成裝置的外部提供的指示，修正在該數(shù)據(jù)通路圖表中的寄存器的配置的數(shù)據(jù)通路圖表表示修正部分；和推斷所述數(shù)據(jù)通路圖表的各功能元件的延遲的功能元件特性推斷部分；和根據(jù)所述功能元件特性推斷部分推斷的表示各功能元件的延遲的功能元件特性表示部分。
7.根據(jù)權(quán)利要求6所述的模塊合成裝置，其特征在于，所述功能元件特性表示部分是每個(gè)時(shí)間間隔集中表示各功能元件的延遲，同時(shí)，將每個(gè)時(shí)間間隔之和作為時(shí)間間隔的處理時(shí)間，表示各功能元件的延遲，并且，決定時(shí)鐘周期作為時(shí)間間隔，表示處理時(shí)間為最大的時(shí)間間隔。
8.根據(jù)權(quán)利要求6所述的模塊合成裝置，其特征在于所述功能元件特性推斷部分包括求出各功能元件的固有延遲及輸出級(jí)的驅(qū)動(dòng)能力的手段；和推斷所述各功能元件的控制需要的信號(hào)的延遲時(shí)間的手段；和推斷所述各功能元件間的假定配線的手段；和根據(jù)所述一個(gè)功能元件的固有延遲，和所述一個(gè)功能元件的控制需要信號(hào)的延遲時(shí)間，和根據(jù)用所述一個(gè)功能元件的輸出級(jí)的驅(qū)動(dòng)能力，驅(qū)動(dòng)各功能元件間的假定配線中驅(qū)動(dòng)所述一個(gè)功能元件的輸出級(jí)的配線時(shí)的配線延遲之和求出一個(gè)功能元件的延遲的手段。
9.一種模塊合成方法是合成數(shù)據(jù)通路電路的配置模塊的模塊合成方法，其特征在于包括根據(jù)按各功能元件分配邏輯電路，使數(shù)據(jù)通路圖表變換數(shù)據(jù)通路電路用邏輯電平所表現(xiàn)的邏輯電路信息的工序；和按照所述邏輯電路信息，在所述數(shù)據(jù)通路電路中特定元件的工序；和有關(guān)特定的各元件，求出經(jīng)延遲使參數(shù)升高的形狀函數(shù)的工序；根據(jù)配置模塊的平面布置圖和經(jīng)延遲使參數(shù)升高的元件的形狀函數(shù)，合成配置模塊的工序。
10.根據(jù)權(quán)利要求9所述的模塊合成方法，其特征在于，給予合成配置模塊，或是代替合成，經(jīng)延遲使參數(shù)升高，求出配置模塊的形狀函數(shù)的工序。
全文摘要
一種模塊合成裝置及方法,其功能電平處理部分是將數(shù)據(jù)通路圖表變換成邏輯電路信息,邏輯電平處理部分是在邏輯電路信息2中特定元件。合成處理部分是根據(jù)按照元件特性推斷部分求出的經(jīng)延遲使參數(shù)升高的形狀函數(shù),合成數(shù)據(jù)通路的配置模塊,同時(shí),求經(jīng)延遲使參數(shù)升高的配置模塊的形狀函數(shù)。由于使用經(jīng)延遲使參數(shù)升高的元件的形狀函數(shù),能夠?qū)⑴渲媚K的形狀高精度最優(yōu)化,同時(shí)通過(guò)形狀函數(shù)的生成,容易與前工序設(shè)計(jì)聯(lián)合。
文檔編號(hào)G06F17/50GK1199243SQ9810135
公開(kāi)日1998年11月18日 申請(qǐng)日期1998年4月10日 優(yōu)先權(quán)日1997年4月10日
發(fā)明者福井正博 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社