專利名稱：可同時由數據總線輸入及輸出數據的電腦系統的制作方法
技術領域：
本發(fā)明涉及一種電腦系統，尤指一種可同時由數據總線輸入及輸出數據以增加數據傳輸速度的電腦系統。
在目前所使用的各種電腦系統中，為了加快外圍電路間的數據傳輸速度，常會使用存儲器直接觸取的數據存取技術。這種技術雖然可以加快電路間的數據傳輸速度，但是卻需要使用具有DMA處理能力的中央處理器(CPU-Central PrOCesS unit)以及外圍控制電路。這些復雜的元件使電腦系統的電路以及控制變得十分復雜，而且也提高了系統成本。如欲使用功能較簡單且不具有DMA處理能力的中央處理器來加快外圍電路間的數據傳輸速度，由於這種中央處理器必需逐一的由一外圍電路中將每一筆數據讀入中央處理器的暫存器，然後再將數據寫入另一外圍電路中，而且每一筆數據的讀取或儲存均須更改地址總線內的數據地址，因此數據傳輸的速度會非常慢。
本發(fā)明的目的是提供一種電腦系統，其可利用一簡單的中央處理器將一個區(qū)間的數據利用數據總線同時輸入及輸出于兩周邊電路的間以增加數據傳輸速度。
本發(fā)明是這樣實現的一種電腦系統，其包含有一數據總線，用來傳輸數據；一輸入裝置，電連接於該數據總線，用來提供數據；一輸出裝置，電連接於該數據總線，用來接受數據；以及一處理器，電連接於該數據總線，用來控制該輸入裝置及輸出裝置；其中當該處理器經由該數據總線將該輸入裝置的一筆數據讀入時，會同時將該筆數據經由該數據總線寫入該輸出裝置以增進該輸入裝置及輸出裝置間的數據傳輸速度。
其中該筆數據經由該數據總線讀入該處理器，并同時經由該數據總線寫入該輸出裝置，是在該處理器的一讀取指令(read instruction)的內完成其中該輸入裝置包含有一讀取控制(read enable)接腳，電連接於該處理器，而該輸出裝置也包含有一寫入控制(write enable)接腳，電連接於該處理器，其中，當該處理器由該輸入裝置讀入該筆數據前，該處理器同時啟動該輸入裝置的讀取控制接腳，以及該輸出裝置的寫入控制接腳，以使該筆數據可同時經由該數據總線寫入該輸出裝置。
其中該輸入裝置的讀取控制接腳電連接於該輸出裝置的寫入控制接腳，以使該處理器可同時啟動該二接腳。
其中該輸出裝置包含有一裝置控制(device enble)接腳，用來啟動(enable)或關閉(disable)該輸出裝置，而該電腦系統另包含有一地址總線電連接於該處理器；以及一位置解碼器，電連接於該地址總線與該輸出裝置的裝置控制接腳的間；其中當該處理器在該地址總線所輸出的地址數據為一預設的地址數據時，該位置解碼器會經由該輸出裝置的裝置控制接腳來啟動該輸出裝置，以使該輸出裝置可以在該處理器經由該數據總線將該筆數據讀入時，可同時將該筆數據經由該數據總線寫入該輸出裝置。
其中當該處理器於該地址總線所輸出的地址數據位於一預設的地址區(qū)間時，該位置解碼器會經由該輸出裝置的裝置控制接腳來啟動該輸出裝置。
其中該輸入裝置也包含有一裝置控制接腳，電連接於該位置解碼器，用來啟動或關閉該輸入裝置，而當該處理器於該地址總線所輸出的地址數據為一預設的地址數據時，該位置解碼器會同時經由該二裝置控制接腳來啟動該輸入裝置及輸出裝置以使該處理器可經由該數據總線將該輸入裝置的該筆數據讀入，并同時將該筆數據經由該數據總線寫入該輸出裝置。
本發(fā)明的特點是該電腦系統中的處理器經由數據總線寫入該輸出裝置，以增進該輸入裝置及輸出裝置間的數據傳輸速度。


圖1為本發(fā)明電腦系統的架構圖。圖2為圖一電腦系統的時序圖。圖3為本發(fā)明電腦系統的另一實施例。圖4為圖三電腦系統的時序圖。圖5為本發(fā)明電腦系統的再一實施例。圖6為圖五電腦系統的時序圖。
參見圖1，為本發(fā)明電腦系統10的結構圖。電腦系統10包含有一處理器18，一第一存儲器14，一第二存儲器16，一位置轉換器24，以及一位置解碼器22。電腦系統10另包含有一數據總線12，電連接于處理器18、第一存儲器14及第二存儲器16的間，用來傳輸數據(data)；一地址總線20，電連接於處理器18、第一存儲器14及位置轉換器24之間，用來傳輸處理器18所輸出的第一存儲器14輸出數據的位置(address)。位置轉換器24是電連接於地址總線20與第二存儲器16之間，其是由一加法器或減法器構成，用來將地址總線20所傳來的地址與一預設的地址差距相加或相減，以產生第二存儲器16的數據輸入位置。
第一存儲器14包含有一讀取控制(readenable)接腳15，用來控制第一存儲器14的數據輸出。當讀取控制(接腳15被啟動時，第一存儲器14會依據地址總線20所傳來的輸出數據的地址將一筆數據輸出至數據總線12。第二存儲器6包含有一寫入控制(writeenable)接腳17，用來控制第二存儲器16的數據輸入。當寫入控制接腳17被啟動時，第二存儲器16會依據位置轉換器24所產生的數據輸入位置將數據總線12上的一筆數據寫入該數據輸入位置。第一存儲器14的讀取控制接腳15與第二存儲器16的寫入控制接腳7是同時連接於處理器18的控制接腳19，因此處理器18可利用控制接腳19同時來啟動第一存儲器14的讀取動作與第二存儲器16的寫入動作。
第二存儲器16另包含有一裝置控制(device enable)接腳26，電連接於位置解碼器22，用來控制第二存儲器16的啟動或關閉。位置解碼器22則是電連接於地址總線20與第二存儲器16的裝置控制接腳26的間。當地址總線20所傳來的第一存儲器14的輸出數據地址是位于某一預定的第一位置區(qū)間時，位置解碼器22會經由第二存儲器16的裝置控制接腳26來啟動第二存儲器16。
參見圖2，圖2為圖1處理器18在讀取第一存儲器14的第一位置區(qū)間內的一筆數據時的時序圖，其包含有處理器18於地址總線20的輸出時間，位置轉換器4的輸出時間，位置解碼器22的輸出，以及處理器18於控制接腳19的輸出。T表示處理器18執(zhí)行一個讀取指令(read instruction)的指令周期。位置解碼器22的輸出，也就是第二存儲器16的裝置控制接腳26的輸入。高邏輯電位表示關閉，低邏輯電位表示啟動處理器18的控制接腳19的輸出也同時是第一存儲器14的讀取控制接腳15與第二存儲器16的寫入控制接腳17的輸入。
處理器18在讀取第一存儲器14的第一位置區(qū)間內的一筆數據時，處理器18會將該筆數據的位置傳入地址總線20。此時位置解碼器22在判斷地址總線上的地址是位于第一位置區(qū)間時，會產生一低邏輯電位的輸出至第二存儲器16的裝置控制接腳26以啟動第二存儲器16，而位置轉換器24則會自動將地址總線20上的地址轉換成第二存儲器16的一第二位置區(qū)間內相對應的位置。其后處理器18會經由控制接腳19輸出一低邏輯電位的讀取信號28來啟動第一存儲器14的讀取控制接腳15以及第二存儲器16的寫入控制接腳17，此時一筆數據就會由第一存儲器14內讀出并直接寫入第二存儲器16內。由圖二可以看出，處理器18僅需利用一個指令周期就可以同時將一筆數據由第一存儲器14內讀出并寫入第二存儲器16內。
當電腦系統10需要將第一存儲器14內的第一位置區(qū)間傳輸至第二存儲器16內的第一位置區(qū)間時，處理器18可先將第一位置區(qū)間及第二位置區(qū)間的位置差距存入位置轉換器24，以及將第一位置及長度數據存入位置解碼器22，其后處理器18只需將第一存儲器14的第一位置區(qū)間內的第一筆數據逐一利用地位總線20以及數據總線12讀出，即可自動將每一筆數據逐一存入第二存儲器16的第二位置區(qū)間內相對應的位置。
參見圖3、圖3為本發(fā)明電腦系統30的另一實施例。電腦系統30包含有一處理器38，一存儲器34，一輸出入端口36，以及一位置解碼器42。電腦系統30另外包含有一數據總線32，電連接于處理器38，存儲器34及輸入端口36之間，用來傳輸數據；一地址總線40，電連接于處理器38、存儲器34及位置解碼器42之間，用來傳輸處理器38所輸出的存儲器34數據位置。
存儲器34含有一讀取控制接腳35，用來控制存儲器34的數據輸出。當讀取控制接腳35被啟動時，存儲器34會依據地址總線40所傳來的輸出數擾的地址將一筆數據輸出至數據總線32。輸出入端口36包含有一寫入控制接腳37，用來控制輸出入端口36的數據輸出。當寫入控制接腳37被啟動時，輸出入端口36會將數據總線32上的一筆數據輸出。存儲器34的讀取控制接腳35與輸出入端口36的寫入控制接腳37是同時連接在處理器38的控制接腳39，因此處理器38可利用控制接腳39同時啟動存儲器34的讀取動作與輸出入端口36的輸出動作。
輸出入端口36另外包含有一裝置控制接腳46，電連接于位置解碼器42，用來控制輸出入端口36的啟動或關閉。位置解碼器42則電連接于地址總線40與輸出口端口36的裝置控制接腳46之間。當地址總線40所傳來的存儲器34的輸出數據地址是位于某一預定的第一位置區(qū)間時，位置解碼42會經由輸出入端口36的裝置控制接腳46來啟動輸出入端口36。
參見圖4，圖4為圖3處理器38在讀取存儲器34的第一位置區(qū)間內的第一筆數據時序圖，其包含有處理器38在地址總線40的輸出時間，位置解碼器42的輸出，以及處理器38於控制接腳39的輸出。T表示處理器38執(zhí)行一個讀取指令的指令周期。處理器38在讀取存儲器34的第一位置區(qū)間內的一筆數據時，處理器38會將該筆數據的位置傳入地址總線40。此時位置解碼器42在判斷地址總線40上的地址是位于第一位置區(qū)間時，會產生一低邏輯電位的輸出至輸出入端口36的裝置控制接腳46以啟動輸出入端口36。其後處理器38會經由控制接腳39輸出一低邏輯電位的讀取信號48來啟動存儲器34的讀取控制接腳35以及輸出入端口36的寫入控制接腳37，此時一筆數據就會由存儲器34內讀出并直接由輸出入端口36輸出。由圖4可以看出，處理器38僅需利用一個指令周期就可以同時將一筆數據由存儲器31內讀出并由輸出入端口36輸出。
當電腦系統30需要將存儲器34內的第一位置區(qū)間由輸出入端口36輸出時，處理器38可先將第一位置區(qū)間的位置及長度數據存入位置解碼器42。其后處理器38僅需將存儲器34的第一位置區(qū)間內的每一筆數據逐一利用地址總線40以及數據總線32讀出，即可自動將每一筆數據逐一由輸出入端口36輸出。
參見圖5，圖5為本發(fā)明電腦系統50的另一實施例。電腦系統50包含有一處理器58，一第一輸出入端口54，一第二輸出入端口56，以及一位置解碼器62。電腦系統50另包含有一數據總線52，電連接於處理器58、第一輸出入端口54及第二輸出入端口56的間，用來傳輸數據；一地址總線60，電連接于處理器58及位置解碼器62的間，用來傳輸各個輸出入端口的位置。
第一輸出入端口54包含有一讀取控制接腳55，用來控制第一輸出入端口54的數據輸出。當讀取控制接腳55被啟動時，第一輸出入端口54。會將一筆數據輸出至數據總線52。第二輸出入端口56包含有一寫入控制接腳57，用來控制第二輸出入端口56的數據輸出。當寫入控制接腳57被啟動時，第二輸出入端口56會將數據總線52上的一筆數據輸出。第一輸出入端口54的讀取控制接腳55與第二輸出入端口56的寫入控制接腳57是同時連接于處理器58的控制接腳59，因此處理器58可利用控制接腳59同時啟動第一輸出入端口54的輸入動作與第二輸出入端口56的輸出動作。
第一輸出入端54口號學包含有一裝置控制接腳67，電連接于位置解碼器62，用來控制第一輸出入端口54的啟動或開關。第二輸出入端口56也另外包含有一裝置控制接腳66，電連接于位置解碼器62，用來控制第二輸出入端口56的啟動或開關。位置解碼器62是電連接于位址匯流排60、第一輸出入端口54的裝置控制接腳67與第二輸出入端口56的裝置控制接腳66之間。當地址總線60所傳來的地址是第一輸出入端口54的地址時，位置解碼器62會同時經由第一輸出入端口54的裝置控制接腳67來啟動第一輸出入端口54，以及第二輸出入端口56的裝置控制接腳66來啟動第二輸出入端口56。
參見圖6，圖6是圖5處理器58在將一筆數據由第一輸出入端口54傳至第二輸出入端口56的時序圖，其包含有處理器58在地址總線60的輸出時間，位置解碼器62于埠66及67的輸出，以及處理器58于控制接腳59的輸出。T表示處理器58執(zhí)行一個讀取指令的指令周期。處理器58在將第一輸出入端口54的一筆數據傳至第二輸出入端口56時，處理器58會將第一輸出入端口54的地址傳入地址總線60。此時位置解碼器62在判斷地址總線60上的地址是第一輸出入端口54的地址時，會產生一低邏輯電位的輸出至第一輸出入端口54的裝置控制(接腳67以啟動第一輸出入端口54，以及第二輸出入端口56的裝置控制接腳66以啟動第二輸出入端口56。其后處理器56會經由控制接腳59輸出一低邏輯電位的讀取信號68來啟動第一輸出入端口54的讀取控制接腳55以及第二輸出入端口56的寫入控制接腳57，此時一筆數據就會由第一輸出入端口54內輸入并直接由第二輸出入端口56輸出。由圖6可以看出，處理器58僅需利用一個指令周期就可以同時將一筆數據由第一輸出入端口54內輸入并由第二輸出入端口56輸出。
權利要求
1.一種可同時由數據總線輸入及輸出數據的電腦系統，其包含有一數據總線，用來傳輸數據；一輸入裝置，電連接於該數據總線，用來提供數據；一輸出裝置，電連接於該數據總線，用來接受數據；以及一處理器，電連接於該數據總線，用來控制該輸入裝置及輸出裝置；其中當該處理器經由該數據總線將該輸入裝置的一筆數據讀入時，會同時將該筆數據經由該數據總線寫入該輸出裝置以增進該輸入裝置及輸出裝置間的數據傳輸速度。
2.如權利要求1所述的電腦系統，其特征在于其中該筆數據經由該數據總線讀入該處理器，并同時經由該數據總線寫入該輸出裝置，是在該處理器的一讀取指令(readinstruction)的內完成
3.如權利要求1所述的電腦系統，其特征在于其中該輸入裝置包含有一讀取控制(read enable)接腳，電連接於該處理器，而該輸出裝置也包含有一寫入控制(writeenable)接腳，電連接於該處理器，其中，當該處理器由該輸入裝置讀入該筆數據前，該處理器同時啟動該輸入裝置的讀取控制接腳，以及該輸出裝置的寫入控制接腳，以使該筆數據可同時經由該數據總線寫入該輸出裝置。
4.如權利要求1所述的電腦系統，其特征在于其中該輸入裝置的讀取控制接腳電連接於該輸出裝置的寫入控制接腳，以使該處理器可同時啟動該二接腳。
5.如權利要求1所述的電腦系統，其特征在于其中該輸出裝置包含有一裝置控制(device enble)接腳，用來啟動(enable)或關閉(disable)該輸出裝置，而該電腦系統另包含有一地址總線電連接於該處理器；以及一位置解碼器，電連接於該地址總線與該輸出裝置的裝置控制接腳的間；其中當該處理器在該地址總線所輸出的地址數據為一預設的地址數據時，該位置解碼器會經由該輸出裝置的裝置控制接腳來啟動該輸出裝置，以使該輸出裝置可以在該處理器經由該數據總線將該筆數據讀入時，可同時將該筆數據經由該數據總線寫入該輸出裝置。
6.如權利要求5所述的電腦系統，其特征在于其中當該處理器於該地址總線所輸出的地址數據位於一預設的地址區(qū)間時，該位置解碼器會經由該輸出裝置的裝置控制接腳來啟動該輸出裝置。
7.如權利要求5所述的電腦系統，其特征在于其中該輸入裝置也包含有一裝置控制接腳，電連接於該位置解碼器，用來啟動或關閉該輸入裝置，而當該處理器於該地址總線所輸出的地址數據為一預設的地址數據時，該位置解碼器會同時經由該二裝置控制接腳來啟動該輸入裝置及輸出裝置以使該處理器可經由該數據總線將該輸入裝置的該筆數據讀入，并同時將該筆數據經由該數據總線寫入該輸出裝置。
全文摘要
一種可同時由數據總線輸入及輸出數據的電腦系統。其包含有一數據總線,用來傳輸數據;一輸入裝置,電連接于該數據總線,用來提供數據;一輸出裝置,電連接于該數據總線,用來接受數據;一處理器,電連接于該數據總線,用來控制該輸入裝置及輸出裝置。當該處理器經由該數據總線將該輸入裝置的一筆數據讀入時,會同時將該筆數據經由數據總線寫入該輸出裝置,以增進該輸入裝置及輸出裝置間的數據傳輸速度。
文檔編號G06F13/14GK1247344SQ9811749
公開日2000年3月15日 申請日期1998年9月8日 優(yōu)先權日1998年9月8日
發(fā)明者簡正邦 申請人:鴻友科技股份有限公司