專利名稱：時鐘延遲電路和使用其的振蕩電路、相位同步電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及裝入集成電路等中的適合于在生成與外部時鐘信號同步的內(nèi)部時鐘信號時使用的時鐘延遲電路和使用其的振蕩電路、相位同步電路、時鐘生成電路，特別是，涉及不受具有分離電路元件和晶體管元件等的最小延遲時間的限制，而能夠按比該最小延遲時間更細的時間間隔刻度設(shè)定延遲時間的時鐘延遲電路和使用其的振蕩電路、相位同步電路、時鐘生成電路。


圖11是表示與在信學(xué)技報Vol.97,No.106(1997年6月)號第29～36頁所公開的方案相同的能夠在集成電路上適當?shù)匦纬傻臅r鐘生成電路的方框圖。在圖中，12是振蕩電路，輸入基準時鐘信號，輸出具有倍增了基準時鐘信號的頻率的倍頻時鐘信號；13是相位同步電路，使上述倍頻時鐘信號延遲，而輸出使上述基準時鐘信號與相位相一致的相位同步時鐘信號。
14是環(huán)路反相器，輸入上述倍頻時鐘信號，把其反相；16是第一數(shù)字延遲線DDL(第一DDL)，輸入環(huán)路反相器14的輸出，把該輸入根據(jù)設(shè)定進行時間延遲后輸出；51是延遲微調(diào)電路，輸入該第一DDL16的輸出，把該輸入根據(jù)設(shè)定進行時間延遲后作為倍頻時鐘信號輸出。下面，把由這些電路14、16和51所形成的延遲環(huán)路稱為倍增用延遲環(huán)路。
19是第一相位比較電路，與上述倍頻時鐘信號一起輸入基準時鐘信號，把基準時鐘信號的相位與倍頻時鐘信號的相位進行比較，輸出表示相對于基準時鐘信號的倍頻時鐘信號的相位差的第一相位差信號；20是第一延遲量切換電路，輸入第一相位差信號，把對應(yīng)于相位差的第一延遲量設(shè)定信號輸出給第一DDL16和延遲微調(diào)電路51。振蕩電路具有以上部分。
24是第二數(shù)字延遲線DDL(第二DDL)，把多個延遲元件串聯(lián)連接，在輸入上述倍頻時鐘信號的同時，輸出上述相位同步時鐘信號；26是第二相位比較電路，輸入基準時鐘信號和來自第二DDL24的相位同步時鐘信號，輸出對應(yīng)于兩個時鐘的相位差的第二相位差信號；27是第二延遲量切換電路，根據(jù)來自第二相位比較電路26的相位差信號而生成設(shè)定第二DDL24的延遲時間的第二延遲量設(shè)定信號。相位同步電路具有以上部分。
圖12是表示延遲微調(diào)電路51和第一DDL16的內(nèi)部構(gòu)成的電路圖。在圖中，52是DDL延遲元件，分別構(gòu)成第一DDL16；53是微調(diào)延遲元件，具有與DDL延遲元件52相同的延遲時間，同時，輸入第一DDL16的輸出；54是輸出選擇器，輸入第一DDL16的輸出和微調(diào)延遲元件53的輸出，選擇任一方而輸出。第二DDL24與第一DDL16相同具有把多個DDL延遲元件52串聯(lián)連接的結(jié)構(gòu)。
下面對其動作進行說明。
當環(huán)路反相器14接收倍頻時鐘信號的下降沿時，在預(yù)定延遲時間之后，從延遲微調(diào)電路51輸出上升沿，反之，當環(huán)路反相器14接收倍頻時鐘信號的上升沿時，在預(yù)定延遲時間之后，從延遲微調(diào)電路51輸出下降沿。通過重復(fù)這樣的動作，在每個具有倍頻用延遲環(huán)路的延遲時間中生成使高電平和低電平重復(fù)出現(xiàn)的時鐘信號，其作為倍頻時鐘信號而輸出。這樣，該倍頻時鐘信號具有相當于由上述倍頻用延遲環(huán)路所提供的延遲時間的兩倍時間的周期。
在環(huán)路反相器14、第一DDL16和延遲微調(diào)電路51這樣動作的狀態(tài)下，當接收基準時鐘信號的上升沿時，第一相位比較電路19把基準時鐘信號與倍頻時鐘信號的相位差進行比較，輸出對應(yīng)于該相位差的第一相位差信號。據(jù)此，第一延遲量切換電路20變更第一DDL16的延遲時間和延遲微調(diào)電路51的延遲時間，以減少該相位差。
圖13是通過這樣的動作來表示上述現(xiàn)有的振蕩電路12中的動作例子的時序圖。該圖是把倍頻時鐘信號的頻率設(shè)定為基準時鐘信號的頻率的4倍時的例子。而且，如該圖所示的那樣，在從基準時鐘信號的上升沿經(jīng)過相當于其脈寬的時間的3/4以后，切換信號被施加在延遲微調(diào)電路51的輸出選擇器54上，由輸出選擇器54進行選擇來從第一DDL16的輸出切換為微調(diào)延遲元件53的輸出。這樣一來，在把到此之前的延遲時間作為n×Δd，把各延遲元件52和微調(diào)延遲元件53的延遲時間作為Δd來表示的情況下，相當于基準時鐘信號的脈寬的時間的3/4以后的倍增用延遲環(huán)路的延遲時間變化為「(n+1)×Δd」。
如以上那樣，在現(xiàn)有的振蕩電路12中，設(shè)置具有與DDL延遲元件52相同的延遲時間的微調(diào)延遲元件53的延遲微調(diào)電路，在基準時鐘信號的一個周期之間切換微調(diào)延遲元件53的輸出選擇器54的選擇動作，由此，能夠得到與基準時鐘信號同步并且使基準時鐘信號的頻率倍增4倍的倍頻時鐘信號。
接著，在輸入該倍頻時鐘信號的相位同步電路13中，第二DDL24把倍頻時鐘信號延遲預(yù)定的延遲時間，第二相位比較電路26把該延遲的倍頻時鐘信號的相位與上述基準時鐘信號的相位進行比較，而生成對應(yīng)于它們的相位差的第二相位差信號。接著，第二延遲量切換電路27變更第二DDL24的延遲時間，以便于減少第二相位差信號表示的相位差。這樣一來，相位同步電路13輸出最終與基準時鐘信號相位相一致的相位同步時鐘信號。
如以上那樣，在現(xiàn)有的時鐘生成電路中，由振蕩電路12來生成把基準時鐘信號倍增4倍的倍頻時鐘信號，相位同步電路13能夠使倍頻時鐘信號的相位與基準時鐘信號或者與該基準時鐘信號相關(guān)聯(lián)的其他時鐘信號保持同步，由此，具有基準時鐘信號的4倍的頻率，并且，能夠得到與基準時鐘信號或者其他時鐘信號相同步的相位同步時鐘信號。圖14是表示由這樣的現(xiàn)有時鐘生成電路所得到的各種時鐘信號的相互定時關(guān)系的時序圖。
通過在設(shè)置延遲微調(diào)電路51的同時，在基準時鐘信號的一個周期內(nèi)把延遲微調(diào)電路51的選擇動作從第一DDL16的輸出切換為微調(diào)延遲元件53的輸出，由此，與僅使用第一DDL16來調(diào)整由延遲環(huán)路提供的延遲時間的現(xiàn)有時鐘生成電路相比，能夠把倍頻時鐘信號和基準時鐘信號保持高度同步。例如，在把基準時鐘信號倍增4倍的情況下，當延遲元件52、53的延遲時間都為Δd時，在僅有第一DDL16的延遲時間調(diào)整中，延遲時間必須通過每個4×2×Δd=8×Δd的延遲時間調(diào)整來取得同步，但是，在把由延遲微調(diào)電路51所產(chǎn)生的延遲時間調(diào)整進行組合的情況下，就能通過每個Δd的延遲時間調(diào)整來取得同步。
由于現(xiàn)有的時鐘生成電路具有以上那樣的構(gòu)成，因而在得到由延遲微調(diào)電路51所產(chǎn)生的同步的效果的情況下，就需要在倍增用延遲環(huán)路具有的延遲時間內(nèi)切換延遲微調(diào)電路51，第一延遲量切換電路20等的切換控制系統(tǒng)電路的全體的動作速度成為高速。反之，由切換控制系統(tǒng)電路的全體的動作速度限制了上述倍增用延遲環(huán)路的最小延遲時間，而妨礙了由倍增用延遲環(huán)路所得到的倍頻時鐘信號的高頻化。
在現(xiàn)有的時鐘生成電路中，通過在第一DDL16和延遲微調(diào)電路51所產(chǎn)生的延遲時間內(nèi)切換延遲微調(diào)電路51，來得到由延遲微調(diào)電路51所產(chǎn)生的同步化的效果，因此，該倍頻時鐘信號的時鐘脈寬只偏移了由延遲微調(diào)電路51所產(chǎn)生的微調(diào)時間即Δd的程度，如果從周期上說，只偏移了2×Δd的程度。這樣，在倍頻時鐘信號中產(chǎn)生了非常大的跳動。
同樣的問題在把延遲微調(diào)電路51用于相位同步電路13中時同樣發(fā)生。
因此，考慮利用在「A 1V DSP for Wireless Communication」(Wai Lee等ISSCC97 Digest of Technical Papers,pp92～93,Feb.6,1997)中公開的鎖相環(huán)電路(PLL電路)來對延遲時間進行微調(diào)。
圖15是表示在上述公報中所公開的鎖相環(huán)路的方框圖。在圖中，55是NAND電路，由啟動信號來控制動作，自己的輸出被反饋輸入；56是電容器，分別與NAND電路55的輸出相連接；57是反相器，把電容器56的另一端分別固定在高電平和低電平上。
下面對其動作進行說明。
NAND電路55的輸出為高電平狀態(tài)下，當啟動信號被控制為高電平時，NAND電路55的輸出變化為低電平。這樣一來，據(jù)此，NAND電路55在其延遲時間之后再次輸出高電平。通過重復(fù)該動作，NAND電路55輸出具有相當于其自身的延遲時間的脈寬的時鐘信號。
在此狀態(tài)下，當把各反相器57的輸出控制為低電平時，與NAND電路55的輸出相連接的電容器56在NAND電路55的輸出為高電平時被進行充電，反之，在為低電平時，進行放電。由此，在NAND電路55的輸出電平的變化開始之后，電平到達NAND電路55的閾值電平之前的時間發(fā)生變化，由此，上述時鐘信號的周期發(fā)生變化。
而且，通過把這樣的技術(shù)用于上述現(xiàn)有的振蕩電路12的反饋環(huán)中，就能細微地調(diào)整倍頻時鐘信號的振蕩周期。
但是，通過這樣來控制連接在NAND電路55的輸出上的多個電容器56的各個一方端子的電平，來調(diào)整NAND電路55的輸出的配線容量，由此，來調(diào)整延遲時間，在此情況下，由于電容器所連接的NAND電路55的輸出中的信號電平的變化速度降低，當在反饋環(huán)中混入了噪聲的情況下，電容器所連接的NAND電路即延遲元件的閾值到達定時發(fā)生變動，而存在振蕩頻率變得不穩(wěn)定的問題。
反之，當把由電容器所引起的配線容量的調(diào)整范圍限制在不會產(chǎn)生上述問題的電平上時，其調(diào)整范圍變得非常狹窄，不能適合于寬的頻率范圍。在這樣使調(diào)整范圍邊窄的情況下，由于環(huán)境溫度的變化和制造工序的偏差，就難于使圖15所示的由延遲電路所產(chǎn)生的延遲時間處于所希望的范圍內(nèi)，在此情況下，會發(fā)生不能調(diào)整延遲時間的情況。
這樣，在這樣的技術(shù)中，即使使用數(shù)字延遲線作為延遲線，也不能有效利用其靈敏值，而不能使倍頻時鐘信號的振蕩頻率穩(wěn)定。
為了解決上述問題，本發(fā)明的目的是得到時鐘延遲電路以及使用其的振蕩電路、相位同步電路、時鐘生成電路，能夠用于包含數(shù)字延遲線的反饋環(huán)路，不損害振蕩頻率穩(wěn)定性，能夠由反饋環(huán)路來對所生成的時鐘信號的振蕩頻率進行微調(diào)，并且，對與基準信號相對的相位進行微調(diào)。
本發(fā)明第一方面所涉及的時鐘延遲電路，具有多個延遲元件，把所輸入的同一時鐘信號進行不同延遲時間的延遲，分別輸出延遲時鐘信號；選擇器，從來自該多個延遲元件的多個延遲時鐘信號中選擇任一個而輸出，把上述多個延遲時間設(shè)定為使與時間相關(guān)的連續(xù)的任意兩個延遲時鐘信號之間的時間差短于由上述多個延遲元件所提供的多個延遲時間的最小值。
本發(fā)明第二方面所涉及的振蕩電路，包括延遲環(huán)路，是自己輸出的時鐘信號被反饋的延遲環(huán)路，具有多個延遲元件，根據(jù)所反饋的上述時鐘信號來使信號或所反饋的上述時鐘信號延遲不同的延遲時間，分別輸出延遲時鐘信號；選擇器，從來自該多個延遲元件的多個延遲時鐘信號中選擇任一個而輸出，還具有時鐘延遲電路，把上述多個延遲時間設(shè)定為使與時間相關(guān)的連續(xù)的任意兩個延遲時鐘信號之間的時間差短于由上述多個延遲元件所提供的多個延遲時間的最小值；相位比較電路，根據(jù)上述延遲環(huán)路的輸出來比較信號的相位和所施加的基準時鐘信號的相位，輸出表示這些信號之間的相位差的相位差信號；延遲量切換電路，根據(jù)來自上述相位比較電路的相位差信號來由上述時鐘延遲電路的上述選擇器切換其選擇以便于減少上述相位差。
本發(fā)明第三方面所涉及的振蕩電路，延遲環(huán)路進一步具有數(shù)字延遲線，是具有與上述時鐘延遲電路串聯(lián)連接并且相互串聯(lián)連接的多個延遲元件的數(shù)字延遲線，根據(jù)在其延遲環(huán)路中所反饋的上述時鐘信號來使信號、所反饋的上述時鐘信號或者由上述時鐘延遲電路所延遲的時鐘信號延遲可變的延遲時間，由此，在上述延遲環(huán)路中所反饋的上述時鐘信號至少被延遲由上述數(shù)字延遲線和上述時鐘延遲電路所產(chǎn)生的延遲時間，上述延遲量切換電路可以根據(jù)來自上述相位比較電路的相位差信號進一步設(shè)定由上述數(shù)字延遲線所產(chǎn)生的可變延遲時間以便于使上述相位差減少。
本發(fā)明第四方面所涉及的振蕩電路，數(shù)字延遲線的多個延遲元件和時鐘延遲電路的多個延遲元件由同一半導(dǎo)體處理工藝所形成。
本發(fā)明第五方面所涉及的振蕩電路，由時鐘延遲電路的上述多個延遲元件所提供的多個延遲時間中的最大和最小的時間差為上述數(shù)字延遲線的可變延遲時間的最小變化幅度即延遲步數(shù)以下。
本發(fā)明第六方面所涉及的振蕩電路，時鐘延遲電路進一步具有極限延遲元件，把與輸入上述多個延遲元件中的相同的信號延遲這樣的延遲時間該延遲時間等于或小于上述數(shù)字延遲線的可變延遲時間的最小變化幅度即延遲步數(shù)與由上述時鐘延遲電路的上述多個延遲元件所提供的多個延遲時間中的最小的之和；一種裝置，用以從上述選擇器的輸出和上述極限延遲元件的輸出中選擇超前輸出的一方來輸出。
本發(fā)明第七方面所涉及的振蕩電路，延遲量切換電路具有計數(shù)器，應(yīng)由上述時鐘延遲電路的上述選擇器切換其選擇并且設(shè)定由上述數(shù)字延遲線所提供的可變延遲時間，根據(jù)來自上述相位比較電路的相位差信號來進行增減，根據(jù)上述計數(shù)器的后部比特值來使上述選擇器切換延遲時鐘信號的選擇，根據(jù)上述計數(shù)器的剩余的前部比特值來設(shè)定上述數(shù)字延遲線的可變延遲時間。
本發(fā)明第八方面所涉及的振蕩電路，選擇器選擇來自與上述計數(shù)器的上述后部比特值相對應(yīng)的上述多個延遲元件中任一個的延遲時鐘信號，上述數(shù)字延遲線使用與上述計數(shù)器的上述前部比特值相對應(yīng)的數(shù)量的延遲元件來對所輸入的時鐘信號進行延遲。
本發(fā)明第九方面所涉及的相位同步電路，包括延遲裝置，具有多個延遲元件，把所輸入的同一時鐘信號延遲不同的延遲時間并分別輸出延遲時鐘信號；選擇器，從來自該多個延遲元件的多個延遲時鐘信號中選擇任一個而輸出，還具有時鐘延遲電路，把上述多個延遲時間設(shè)定為使與時間相關(guān)的連續(xù)的任意兩個延遲時鐘信號之間的時間差短于由上述多個延遲元件所提供的多個延遲時間的最小值；相位比較電路，根據(jù)上述延遲裝置的輸出或者上述延遲裝置的輸出來比較信號的相位和所施加的基準時鐘信號的相位，輸出表示這些信號之間的相位差的相位差信號；延遲量切換電路，根據(jù)來自上述相位比較電路的相位差信號來由上述時鐘延遲電路的上述選擇器切換其選擇以便于減少上述相位差。
本發(fā)明第十方面所涉及的相位同步電路，延遲裝置進一步具有數(shù)字延遲線，是具有與上述時鐘延遲電路串聯(lián)連接并且相互串聯(lián)連接的多個延遲元件的數(shù)字延遲線，把上述時鐘信號或者由上述時鐘延遲電路所延遲的時鐘信號延遲可變的延遲時間，由此，在上述延遲裝置中所施加的上述時鐘信號至少被延遲由上述數(shù)字延遲線和上述時鐘延遲電路所產(chǎn)生的延遲時間，上述延遲量切換電路可以根據(jù)來自上述相位比較電路的相位差信號進一步設(shè)定由上述數(shù)字延遲線所產(chǎn)生的可變延遲時間以便于使上述相位差減少。
本發(fā)明第十一方面所涉及的相位同步電路，上述數(shù)字延遲線的上述多個延遲元件和上述時鐘延遲電路的上述多個延遲元件由同一半導(dǎo)體處理工藝所形成。
本發(fā)明第十二方面所涉及的相位同步電路，由時鐘延遲電路的上述多個延遲元件所提供的多個延遲時間中的最大和最小的時間差為上述數(shù)字延遲線的可變延遲時間的最小變化幅度即延遲步數(shù)以下。
本發(fā)明第十三方面所涉及的相位同步電路，時鐘延遲電路進一步具有極限延遲元件，把與輸入上述多個延遲元件中的相同的信號延遲這樣的延遲時間該延遲時間等于或小于上述數(shù)字延遲線的可變延遲時間的最小變化幅度即延遲步數(shù)與由上述時鐘延遲電路的上述多個延遲元件所提供的多個延遲時間中的最小的之和；一種裝置，用以從上述選擇器的輸出和上述極限延遲元件的輸出中選擇所超前輸出的一方來輸出。
本發(fā)明第十四方面所涉及的相位同步電路，延遲量切換電路具有計數(shù)器，應(yīng)由上述時鐘延遲電路的上述選擇器切換其選擇并且設(shè)定由上述數(shù)字延遲線所提供的可變延遲時間，根據(jù)來自上述相位比較電路的相位差來進行增減，根據(jù)上述計數(shù)器的后部比特值來使上述選擇器切換延遲時鐘信號的選擇，根據(jù)上述計數(shù)器的剩余的前部比特值來設(shè)定上述數(shù)字延遲線的可變延遲時間。
本發(fā)明第十五方面所涉及的相位同步電路，選擇器選擇來自與上述計數(shù)器的上述后部比特值相對應(yīng)的上述多個延遲元件中的任一個的延遲時鐘信號，上述數(shù)字延遲線使用與上述計數(shù)器的上述前部比特值相對應(yīng)的數(shù)量的延遲元件來對所輸入的時鐘信號進行延遲。
圖1是表示本發(fā)明的實施例1的集成電路的時鐘供給系統(tǒng)的構(gòu)成的方框圖；圖2是詳細表示本發(fā)明的實施例1的時鐘生成電路及其周邊電路的構(gòu)成的方框圖；圖3是表示本發(fā)明的實施例1的兩個數(shù)字延遲線的內(nèi)部構(gòu)成的方框圖；圖4是表示本發(fā)明的實施例1的兩個時鐘延遲電路的內(nèi)部構(gòu)成的方框圖；圖5是表示把微小延遲元件進行8段并聯(lián)連接的時鐘延遲電路中的各時鐘信號的延遲時間關(guān)系的時序圖；圖6是表示本發(fā)明的實施例1的環(huán)路控制電路的內(nèi)部構(gòu)成及周邊電路的方框圖；圖7是表示本發(fā)明的實施例1的兩個延遲量切換電路的內(nèi)部構(gòu)成的方框圖；圖8是表示在本發(fā)明的實施例1的集成電路中把外部復(fù)位信號配合為低電平之后的動作順序的時序圖；圖9是表示在本發(fā)明的實施例1的集成電路中倍頻時鐘信號的周期穩(wěn)定之后的動作順序的時序圖；圖10是表示在本發(fā)明的實施例1的集成電路中倍頻時鐘信號的4個周期長于外部時鐘信號的周期時的動作順序的時序圖；圖11是表示現(xiàn)有的時鐘生成電路的方框圖；圖12是表示現(xiàn)有的延遲微調(diào)電路和第一DDL的內(nèi)部構(gòu)成的電路圖；圖13是表示現(xiàn)有的振蕩電路中的動作例子的時序圖；圖14是表示由現(xiàn)有的時鐘生成電路所得到的各種時鐘信號的相互定時關(guān)系的時序圖；圖15是表示現(xiàn)有的鎖相環(huán)路的方框圖。
下面說明本發(fā)明的一個實施例。
實施例1圖1是表示本發(fā)明的實施例1的集成電路的時鐘供給系統(tǒng)的構(gòu)成的方框圖。該集成電路由CMOS半導(dǎo)體處理工藝所形成。在該圖中，1是向振蕩電路和相位同步電路輸入作為基準時鐘信號而發(fā)送的外部時鐘信號的時鐘輸入端子；2是時鐘生成電路，倍增施加在時鐘輸入端子1上的外部時鐘信號，輸出該外部時鐘信號的頻率的整數(shù)倍的內(nèi)部時鐘信號；3是兩相時鐘生成電路，把來自時鐘生成電路2的內(nèi)部時鐘信號的相位進行反相，與與所輸入的內(nèi)部時鐘信號一起輸出反相內(nèi)部時鐘信號；4、5分別是前級反相放大緩沖器，把從兩相時鐘生成電路3所輸出的兩個時鐘信號進行反相放大；10是各集成電路的內(nèi)部電路；7、8是后級反相放大緩沖器，進一步對前級反相放大緩沖器4、5的輸出進行反相放大，提供被分配給各內(nèi)部電路10的時鐘信號。
6、9分另是反相放大緩沖器，進一步對前級反相放大緩沖器4、5的輸出進行反相放大，把被分配給內(nèi)部電路10的時鐘信號和具有同周期、同相位的反饋時鐘信號輸出給時鐘生成電路2；11是復(fù)位輸入端子，輸入外部復(fù)位信號。
圖2是詳細表示本發(fā)明的實施例1的時鐘生成電路2的構(gòu)成的方框圖。在圖中，12是振蕩電路，對通過時鐘輸入端子1所輸入的外部時鐘信號進行倍增，輸出具有輸入頻率的整數(shù)倍的頻率的倍頻時鐘信號；13是相位同步電路，作為向兩相時鐘生成電路3的內(nèi)部時鐘信號來輸出把來自振蕩電路12的倍頻時鐘信號延遲預(yù)定時間的延遲了的倍頻時鐘信號，以便于使上述外部時鐘信號與上述反饋時鐘信號保持同步。
14是環(huán)路反相器，輸入上述倍頻時鐘信號并把其反相；15是固定延遲電路，輸入環(huán)路反相器14的輸出，把該輸入信號延遲一定時間而輸出；16是第一數(shù)字延遲線DDL(第一DDL16)，輸入固定延遲電路15的輸出，對該輸入進行對應(yīng)于設(shè)定的時間延遲并輸出；17是第一時鐘延遲電路，輸入該第一DDL16的輸出，對該輸入進行對應(yīng)于設(shè)定的時間延遲并輸出；21是環(huán)路控制電路，輸入該第一時鐘延遲電路17的輸出，同時，向相位同步電路13輸出上述倍頻時鐘信號。下面把由這些電路所形成的延遲環(huán)路稱為倍增用延遲環(huán)路。
18是二分頻電路，對施加在時鐘輸入端子1上的外部時鐘信號的頻率進行二分頻，而輸出具有外部時鐘信號的2倍周期的二分頻外部時鐘信號；100是反相器，把第一時鐘延遲電路17的輸出DL-OUT進行反相；19是第一相位比較電路，把該二分頻外部時鐘信號的相位與來自反相器100的反相信號DL-OUT*的相位進行比較，輸出表示與二分頻外部時鐘信號相對應(yīng)的DL-OUT*的相位差的第一相位差信號；20是第一延遲量切換電路，把與來自第一相位比較電路19的第一相位差信號相對應(yīng)的第一延遲量設(shè)定信號分別輸出給第一DDL16和第一時鐘延遲電路17。
22是閂鎖檢測電路，監(jiān)視從第一相位比較電路19所輸出的第一相位差信號，如果該第一相位差信號在預(yù)定期間不變化，則輸出閂鎖信號；23是“或”電路，輸入施加在復(fù)位輸入端子11上的外部復(fù)位信號和來自環(huán)路控制電路21的強制復(fù)位信號，如果至少一方存在，則對閂鎖檢測電路22和第一延遲量切換電路20輸出內(nèi)部復(fù)位信號。
24是第二數(shù)字延遲線DDL(第二DDL)，響應(yīng)于來自閂鎖檢測電路22的閂鎖信號，對來自振蕩電路12的倍頻時鐘信號進行與設(shè)定相對應(yīng)的時間延遲并輸出；25是第二時鐘延遲電路，輸入該第二DDL24的輸出，把該輸入進行與設(shè)定相對應(yīng)的時間延遲并作為相位同步時鐘信號而輸出，該相位同步時鐘信號作為內(nèi)部時鐘信號提供給兩相時鐘生成電路3。
26是第二相位比較電路，把來自反相放大緩沖器6的反饋時鐘信號的相位與施加在時鐘輸入端子1上的外部時鐘信號的相位進行比較，來輸出表示與外部時鐘信號相對的反饋時鐘信號的相位差的第二相位差信號；27是第二延遲量切換電路，把具有與該第二相位差信號表示的相位差相對應(yīng)的值的第二延遲量設(shè)定信號分別輸出給第二DDL24和第二時鐘延遲電路25。
圖3(a)是表示本發(fā)明實施例1的兩個數(shù)字延遲線16、24的內(nèi)部構(gòu)成的方框圖。在圖中，28是DDL延遲元件，與分別輸入數(shù)字延遲線16、24的時鐘信號一起輸入前段的輸出。接著，在與其串聯(lián)連接的多個DDL延遲元件28的初級中輸入接地電位，來取代前級的DDL延遲元件28的輸出。在該實施例1中，在第一數(shù)字延遲線16中，串聯(lián)連接96個DDL延遲元件28，在第二數(shù)字延遲線24中，串聯(lián)連接32個DDL延遲元件28。
圖3(b)是表示在本發(fā)明的實施例1的兩個數(shù)字延遲線中包含的一個DDL延遲元件28的內(nèi)部構(gòu)成的電路圖。在圖中，29、30分別是CMOS反相器，把輸入反相；36是反相器，把來自延遲量切換電路20或27的延遲量設(shè)定信號進行反相而生成反相延遲量設(shè)定信號；31是第一P溝道晶體管，連接在一方的CMOS反相器29與高壓側(cè)電源之間，把延遲量設(shè)定信號輸入柵極端子；32是第二P溝道晶體管，連接在另一方的CMOS反相器30與高壓側(cè)電源之間，把通過反相器36反相的延遲量設(shè)定信號輸入柵極端子；33是第一N溝道晶體管，連接在一方的CMOS反相器29與低壓側(cè)電源之間，把反相的延遲量設(shè)定信號輸入柵極端子；34是第二N溝道晶體管，連接在另一方的CMOS反相器30與低壓側(cè)電源之間，把延遲量設(shè)定信號輸入柵極端子；35是后級反相器，共用上述兩個CMOS反相器29、30的輸出來輸入。
接著，當該DDL延遲元件28的上述延遲量設(shè)定信號被控制為低電平時，第一P溝道晶體管31和第一N溝道晶體管33成為ON狀態(tài)，另一方面，第二P溝道晶體管32和第二N溝道晶體管34成為OFF狀態(tài)，因此，把輸入一方的CMOS反相器29的時鐘信號進行反相的信號被輸入到后級反相器35，對該時鐘信號延遲CMOS反相器2級程度的延遲時間，并輸出。反之，當上述延遲量設(shè)定信號被控制為高電平時，第二P溝道晶體管32和第二N溝道晶體管34成為ON狀態(tài)，因此，把輸入另一方的CMOS反相器30的時鐘信號延遲CMOS反相器2級程度的延遲時間，并輸出。如以上那樣，該DDL延遲元件28，能夠根據(jù)延遲量設(shè)定信號，把前級的DDL延遲元件28的輸出或者被輸入數(shù)字延遲線16、27的時鐘信號的任一方延遲預(yù)定的一定時間，并輸出。這樣，數(shù)字延遲線16、27能夠分別根據(jù)所施加的延遲量設(shè)定信號的值，而以一個DDL延遲元件28的延遲時間刻度來對所輸入的時鐘信號進行可變時間的延遲。即，包含串聯(lián)的96個DDL延遲元件28的第一DDL16，當使DDL延遲元件一個延遲時間即第一DDL16的延遲步數(shù)為Δd時，能夠以Δd刻度來提供從Δd至96×Δd的范圍的可變延遲時間。
圖4是表示本發(fā)明的實施例1的兩個時鐘延遲電路17、25的各自內(nèi)部構(gòu)成的方框圖。在圖中，37是微小延遲電路，把所輸入的時鐘信號延遲與所施加的延遲量設(shè)定信號相對應(yīng)的微小時間；38是極限延遲元件，具有兩個DDL延遲元件28，把與輸入到微小延遲電路37的時鐘信號相同的信號延遲相當于DDL延遲元件282級程度的延遲時間；40是延遲時鐘選擇器，輸入微小延遲電路37的輸出和極限延遲元件38的輸出，選擇它們中的任一方而輸出。
時鐘延遲電路17、25都具有8個并聯(lián)連接的微小延遲元件41～48，該微小延遲元件41～48把所輸入的時鐘信號分別延遲不同的延遲時間。58是微調(diào)用選擇器，與多個微小延遲元件41～48的輸出信號一起輸入延遲量設(shè)定信號，擇一地輸出提供與該延遲量設(shè)定信號的值相對應(yīng)的延遲時間的微小延遲元件41～48的輸出。39是延遲電路，以與微調(diào)用選擇器58相同的延遲時間來對輸入信號進行延遲。
圖5是表示施加在時鐘延遲電路17或25上的時鐘信號與由第一至第八微小延遲元件41至48和極限延遲元件38所延遲的各時鐘信號的延遲時間關(guān)系的時序圖。在圖中，第一延遲時鐘信號是第一微小延遲元件41的輸出時鐘信號。由微小延遲元件41所產(chǎn)生的延遲時間是時鐘延遲電路中的最小延遲時間。同樣，第二至第八延遲時鐘信號是第二至第八微小延遲元件42～48的輸出時鐘信號。由第八微小延遲元件42所產(chǎn)生的延遲時間是微小延遲電路37中的最大延遲時間。如圖5所示的那樣，由微小延遲元件41至48所提供的延遲時間被設(shè)定為處于一個DDL延遲元件28的延遲時間至兩個DDL延遲元件28的延遲時間之間的范圍內(nèi)，并且以一個DDL延遲元件28的延遲時間的1/8刻度而增大。即，第i個(i為2至8)的延遲時鐘信號相對于第(i-1)個延遲時鐘信號滯后Δd/8的預(yù)定時間間隔即延遲步數(shù)。第一微小延遲元件41使輸入時鐘信號延遲一個DDL延遲元件28的延遲時間Δd，極限延遲元件38使輸入時鐘信號延遲一個DDL延遲元件28的延遲時間Δd的2倍的延遲時間。這樣，第一和第二時鐘延遲電路17、25都能以Δd/8刻度從Δd至(Δd+7Δd/8)來設(shè)定其延遲時間。
由于這樣調(diào)整延遲時間，則例如按本實施例這樣在CMOS集成電路上形成的情況下，可以調(diào)整晶體管的柵極寬度、柵極長度、連接在晶體管的輸出上的負荷容量。接著，在加寬柵極寬度的情況下，延遲時間變短，在增加?xùn)艠O長度的情況下延遲時間變長，即使在增加了負荷容量的情況下，也具有延遲時間變長的傾向。
在圖4中，40a是對微小延遲電路37的輸出進行放大的放大緩沖器；40b是對延遲電路39的輸出進行放大的放大緩沖器；40c是進行這兩個放大緩沖器40a、40b的輸出的反相“與”運算的反相“與門”電路；40d是進行這兩個放大緩沖器40a、40b的輸出的反相“或”運算的反相“或門”電路；40e是選擇器，根據(jù)輸入時鐘延遲電路17或25的時鐘信號的電平來輸出這兩個反相邏輯運算結(jié)果中的一方；40f是對選擇器40e的輸出進行反相放大的輸出緩沖器。
當圖4所示的時鐘延遲電路17或25中所輸入的時鐘信號為高電平時，選擇器40e選擇反相“或門”電路40d的輸出，當時鐘延遲電路17或25中所輸入的時鐘信號為低電平時，選擇器40e選擇反相“與門”電路40c的輸出，由此，時鐘延遲電路17或25把從微小延遲電路37所輸出的時鐘信號和從延遲電路39所輸出的時鐘信號中相位超前一方的時鐘信號作為信號DL-OUT而從輸出緩沖器40f輸出。這樣，當由溫度變動、電源電壓變動、處理偏差等所引起，作為一個延遲元件所形成，提供微小延遲電路37的最大延遲時間的微小延遲元件48的延遲時間一方為微小延遲電路37的最小延遲時間和一個DDL延遲元件28的延遲時間之和，例如本實施例的情況下，即使長于2Δd的情況發(fā)生，從時鐘延遲電路17或25所輸出的時鐘信號的延遲時間也不會進行DDL延遲元件28的一級以上的變化。
圖6是表示本發(fā)明實施例1的環(huán)路控制電路21的內(nèi)部構(gòu)成及周邊電路的方框圖。在圖中，21a是第一觸發(fā)電路，根據(jù)外部時鐘信號的上升沿而輸出高電平的延遲開始信號DL-SET，同時，如果此后第一時鐘延遲電路17的輸出DL-OUT變化為低電平，就使延遲開始信號DL-SET變化為低電平；21b是“或門”電路，對延遲開始信號DL-SET和第一時鐘延遲電路17的輸出DL-OUT實施“或”運算；21c是第二觸發(fā)電路，根據(jù)外部時鐘信號的上升沿而輸出高電平的延遲動作信號DL-ACT；21d是“與門”電路，對延遲動作信號DL-ACT和“或門”電路21b的輸出實施“與”運算；21e是脈沖計數(shù)器，把外部時鐘信號的上升沿作為開始點，然后對所輸入的“與門”電路21d的輸出的下降沿數(shù)量進行計數(shù)，在本實施例1中，如果預(yù)定計數(shù)值為4，則對第二觸發(fā)電路21c輸出FF復(fù)位信號；21f是第三觸發(fā)電路，對輸入外部時鐘信號的上升沿時的延遲動作信號DL-ACT的電平進行鎖存，而作為強制復(fù)位信號向圖2所示的振蕩電路12的“或門”電路23進行輸出。脈沖計數(shù)器21e當延遲動作信號DL-ACT位低電平時被復(fù)位。
接著，該環(huán)路控制電路21，當外部時鐘信號的上升沿被輸入時，從第一觸發(fā)電路21a輸出高電平的延遲開始信號DL-SET。與此同時，第二觸發(fā)電路21c輸出高電平的延遲動作信號DL-ACT，脈沖計數(shù)器21e成為對下降沿進行計數(shù)的狀態(tài)。這樣，從“或門”電路21b輸出高電平信號，從“與門”電路21d輸出高電平信號，從環(huán)路反相器14輸出低電平，然后，固定延遲電路15、第一DDL16和第一時鐘延遲電路17在各延遲時間之后輸出低電平，第一觸發(fā)電路21a被復(fù)位，延遲開始信號DL-SET過渡到低電平，而且，由此，“或門”電路21b的輸出和“與門”電路21d的輸出過渡到低電平。其結(jié)果，倍增用延遲環(huán)路輸出具有與自身所產(chǎn)生的延遲時間相對應(yīng)的脈寬的脈沖信號。
在這樣的狀態(tài)下，脈沖計數(shù)器21e對在倍增用延遲環(huán)路中產(chǎn)生的下降沿的數(shù)量進行計數(shù)，如果其數(shù)量為4，則向第二觸發(fā)電路21c輸出復(fù)位信號。其結(jié)果，延遲動作信號DL-ACT過渡到低電平，倍增用延遲環(huán)路使其輸出被強制地過渡到低電平，在下一個外部時鐘的上升沿被輸入之前，不輸出時鐘脈沖而保持在低電平上。
這樣，上述倍增用延遲環(huán)路，在延遲開始信號DL-SET被控制為高電平到延遲動作信號DL-ACT被控制為低電平之間，生成時鐘信號，該時鐘信號具有與在倍增用延遲環(huán)路中所設(shè)定的全延遲時間相同的脈寬的4個時鐘脈沖和與該脈寬相同寬度的3個低電平期間。由倍增用延遲環(huán)路所生成的4倍頻時鐘信號在其后被輸出給相位同步電路2。
當在環(huán)路控制電路21中輸入下一個時鐘信號時，第三觸發(fā)電路21f對此時的延遲動作信號DL-ACT進行鎖存，而輸出具有與其相同的電平的強制復(fù)位信號。
圖7是表示本發(fā)明的實施例1中的兩個延遲量切換電路20、27的內(nèi)部構(gòu)成的方框圖。在圖中，59是計數(shù)器，輸入相位差信號，在該相位差信號表示應(yīng)進一步延遲被延遲時鐘信號的情況下，進行每次一個的遞增計數(shù)，否則，進行每次一個的遞減計數(shù)；49是上位解碼器，向DDL16或24輸出與計數(shù)器59的上位比特相對應(yīng)的延遲量設(shè)定信號；50是下位解碼器，向時鐘延遲電路17或25輸出與計數(shù)器59的下位比特相對應(yīng)的延遲量設(shè)定信號。接著，在第一延遲量切換電路20中，計數(shù)器59是10比特，通過其中的上位7比特，上位解碼器生成向第一DDL16的延遲量設(shè)定信號，并且，通過下位3比特，下位解碼器生成向第一時鐘延遲電路17的延遲量設(shè)定信號，在第二延遲量切換電路27中，計數(shù)器59是8比特，通過其中的上位5比特，上位解碼器生成向第二DDL24的延遲量設(shè)定信號，并且，通過下位3比特，下位解碼器生成向第二時鐘延遲電路25的延遲量設(shè)定信號。
下面對其動作進行說明。
圖8是表示使外部復(fù)位信號為低電平之后的本發(fā)明的實施例1的集成電路的時鐘生成電路的動作順序的時序圖。如該圖所示的那樣，在外部復(fù)位信號出現(xiàn)之后，第一延遲量切換電路20的計數(shù)器59的值被設(shè)置為「0000001000(二進制)」。然后，當振蕩電路12通過時鐘輸入端子1接收外部時鐘信號的上升沿時，二分頻電路18對該外部時鐘的頻率進行二分頻，而輸出二分頻外部時鐘信號。同時，環(huán)路控制電路21的第一觸發(fā)電路21a把以高電平出現(xiàn)的延遲開始信號DL-SET輸出給“或門”電路21b，同時，第二觸發(fā)電路21c把以高電平出現(xiàn)的延遲動作信號DL-ACT輸出給“與門”電路21d。其結(jié)果，“與門”電路21d的輸出從低電平過渡到高電平。這樣一來，生成4倍頻時鐘信號的最初的上升沿。
另一方面，第一延遲量切換電路20的上位解碼器49通過計數(shù)器59的上位7比特生成向第一DDL16的延遲量設(shè)定信號，并且，下位解碼器50通過下位3比特生成向第一時鐘延遲電路17的延遲量設(shè)定信號。如上述那樣，在振蕩電路12被復(fù)位之后，計數(shù)器59的值被設(shè)定為「0000001000(二進制)」，因此，上位解碼器49向第一DDL16輸出延遲量設(shè)定信號，該延遲量設(shè)定信號設(shè)定為使用一個DDL延遲元件28來延遲環(huán)路反相器14的輸出。即，上位解碼器49把由第一DDL16所產(chǎn)生的可變延遲時間設(shè)定為Δd(在此，Δd是由一個DDL延遲元件28所產(chǎn)生的延遲時間)。另一方面，下位解碼器50向第一時鐘延遲電路17輸出延遲量設(shè)定信號，該延遲量設(shè)定信號設(shè)定為使用微小延遲元件41來延遲第一DDL16的輸出。即，下位解碼器50把由第一時鐘延遲電路17所產(chǎn)生的延遲時間設(shè)定為其最小延遲時間，在該實施例中，設(shè)定為Δd。這樣，若使包含除第一時鐘延遲電路17的最小延遲時間、固定延遲電路15的延遲時間以及第一DDL16之外的其他電路構(gòu)成部件的延遲時間的延遲時間為ΔD，則以(Δd+ΔD)(Δd是第一DDL16所產(chǎn)生的延遲時間)來提供由倍增延遲環(huán)路所提供的延遲時間。
進入延遲環(huán)路的4倍頻時鐘信號的最初的上升沿被環(huán)路反相器14進行反相，而作為下降沿被輸入固定延遲電路15。然后，該下降沿由固定延遲電路15、第一DDL16以及第一時鐘延遲電路17延遲上述延遲時間(Δd+ΔD)，從第一時鐘延遲電路17作為DL-OUT被輸出。從高電平過渡到低電平的DL-OUT由圖2所示的反相器100進行反相，該反相信號DL-OUT*被輸入第一相位比較電路19。過渡到低電平的DL-OUT作為復(fù)位信號被輸入第一觸發(fā)電路21a，延遲開始信號DL-SET被取消。接著，“或門”電路21b的輸出從高電平過渡到低電平，接著，“與門”電路21d的輸出從高電平過渡到低電平。其結(jié)果，生成具有相當于由延遲環(huán)路所產(chǎn)生的延遲時間(Δd+ΔD)的脈寬的一個時鐘脈沖。然后，該脈沖的下降沿被輸入環(huán)路反相器14，重復(fù)進行上述動作。
另一方面，當脈沖計數(shù)器21e接收外部時鐘信號的各上升沿時，對從“與門”電路21d所輸出的4倍頻時鐘信號的下降沿的數(shù)量進行計數(shù)，如果下降沿計數(shù)為4，使第二觸發(fā)電路210復(fù)位。其結(jié)果，第二觸發(fā)電路21c使延遲動作信號DL-ACT過渡到低電平，“與門”電路21d的輸出在下一個外部時鐘信號的上升沿輸入環(huán)路控制電路21之前被保持為低電平。這樣一來，來自延遲環(huán)路的脈沖輸出停止。這樣，在此期間，從倍增用延遲環(huán)路輸出4個周期的倍頻時鐘信號。
第一相位比較電路19把二分頻外部時鐘信號的相位與DL-OUT*的相位進行比較，例如把二分頻外部時鐘信號的下降沿的相位與DL-OUT*的最后下降沿的相位進行比較，向第一延遲量切換電路20輸出表示它們的相位差的第一相位差信號。如圖8所示的那樣，在振蕩電路12被復(fù)位之后，由于上述相位差較大，因此，根據(jù)第一相位差信號的值，第一延遲量切換電路20的計數(shù)器59對計數(shù)值，只增加1。由此，雖然上位解碼器49輸出的延遲量設(shè)定信號的值不變化，而下位解碼器50向第一時鐘延遲電路17的選擇器58輸出延遲量設(shè)定信號，該延遲量設(shè)定信號選擇來自第二微小延遲元件42的延遲時鐘信號。其結(jié)果，外部時鐘信號的第三周期中的倍增用延遲環(huán)路的延遲時間延長了第一微小延遲元件41和第二微小延遲元件42的延遲時間差即第一時鐘延遲電路17的延遲步數(shù)(Δd/8)，倍頻時鐘信號的周期延長了2×Δd/8。
然后，DL-OUT*最后的下降沿的相位仍然超前于二分頻外部時鐘信號的相位，如果其差大于相當于預(yù)定時間(Δd/8)的預(yù)定相位差，則計數(shù)器59在該相位差變?yōu)轭A(yù)定相位差以下之前在外部時鐘信號的每2周期中連續(xù)遞增1。由此，在第一DDL16和第一時鐘延遲電路17中通過組合所產(chǎn)生全延遲時間變長。如果相當于計數(shù)器59的下位3比特的十進制的值為n(其中，n為從0至7)，下位解碼器50生成延遲量設(shè)定信號，該延遲量設(shè)定信號由選擇器58選擇來自與該數(shù)n相對應(yīng)的第(n+1)的微小延遲元件的延遲時鐘信號。上位解碼器49生成延遲量設(shè)定信號，該延遲量設(shè)定信號控制第一DDL16，以便于使用與相當于計數(shù)器59的上位7比特的十進位的值相對應(yīng)的數(shù)量的DDL延遲元件28來對輸入信號進行延遲。其結(jié)果，由延遲環(huán)路所提供的延遲時間，每當計數(shù)器59遞增1時，增大一個第一時鐘延遲電路17的延遲步數(shù)(Δd/8)。即，當計數(shù)器59的計數(shù)值在十進制下為A(10)時，4倍頻時鐘信號的脈寬由A(10)×(Δd/8)+Δd所提供。
在二分頻外部時鐘信號的下降沿與DL-OUT*的最后下降沿的時間差變?yōu)榈谝粫r鐘延遲電路17的延遲步數(shù)(Δd/8)以下之前，計數(shù)器59的值在外部時鐘信號的每2周期中遞增1’當這兩信號的時間差成為上述延遲步數(shù)(Δd/8)以下時，第一延遲量切換電路20保持該輸出的值。其結(jié)果，延遲環(huán)路的延遲時間保持為恒定。此時，在外部時鐘信號的一個周期之間所輸出的4倍頻時鐘信號的周期為恒定的。
圖9是表示倍頻時鐘信號的周期穩(wěn)定之后的本發(fā)明實施例1的集成電路的時鐘生成電路的動作順序的時序圖。如該圖所示的那樣，如果決定倍頻時鐘信號的周期的第一延遲量切換電路20的計數(shù)器59的值在外部時鐘信號的20個周期期間維持為恒定，則閂鎖檢測電路22輸出閂鎖信號。與此同時，由第二延遲量切換電路27的計數(shù)器59來設(shè)置此時的第一延遲量切換電路20的計數(shù)器59的下位8比特的值，據(jù)此，第二延遲量切換電路27的計數(shù)器59向第二DDL24和第二時鐘延遲電路25輸出第二延遲量設(shè)定信號。這樣，來自振蕩電路12的4倍頻時鐘信號通過第二DDL24和第二時鐘延遲電路25的組合被延遲了與第二延遲量切換電路27的計數(shù)器59的計數(shù)值相對應(yīng)的時間，而作為內(nèi)部時鐘信號(相位同步時鐘信號)被輸出。
該內(nèi)部時鐘信號通過圖1所示的兩相時鐘生成電路3、反相延遲緩沖器4,5,6,9反饋給第二相位比較電路26。第二相位比較電路26把所施加的外部時鐘信號的相位與反饋信號的相位進行比較，該反饋信號具有與分配給圖1所示的多個內(nèi)部電路10的時鐘信號相同的相位，向第二延遲量切換電路27輸出具有與該相位差相對應(yīng)的值的第二相位差信號。第二延遲量切換電路27的計數(shù)器59根據(jù)該第二相位差信號而使其計數(shù)值減1，或者增1。
接著，通過重復(fù)以上的動作，第二DDL24和第二時鐘延遲電路25的組合所產(chǎn)生的全延遲時間變短或變長，在外部時鐘信號和反饋時鐘信號的時間差成為第二時鐘延遲電路25的延遲步數(shù)(Δd/8)以下的狀態(tài)下，延遲時間穩(wěn)定。
圖10是表示4倍頻時鐘信號的4周期長于外部時鐘信號的周期時的本發(fā)明實施例1的集成電路的時鐘生成電路的動作順序的時序圖。一旦穩(wěn)定之后，作為這樣的狀態(tài)產(chǎn)生的原因來考慮元件溫度和環(huán)境溫度的變化、電源電壓的變動等。如該圖所示的那樣，若4倍頻時鐘信號的4個周期長于外部時鐘信號的周期，則第一相位比較電路19，如圖10所示的那樣，檢測出DL-OUT*的第四個脈沖的下降沿滯后于二分頻時鐘信號的下降沿，向第一延遲量切換電路20輸出表示該相位差第一相位差信號。第一延遲量切換電路20根據(jù)該第一相位差信號而使計數(shù)器59的值減1。接著，在二分頻外部時鐘信號的下降沿與DL-OUT*的最后下降沿的時間差成為第一時鐘延遲電路17的延遲步數(shù)(Δd/8)以下之前，計數(shù)器59的值在外部時鐘信號的每2周期中減1，倍頻時鐘信號的4個周期期間與外部時鐘信號的1個周期再次相一致，在此狀態(tài)下，是穩(wěn)定的。
在倍頻時鐘信號的4個周期長于外部時鐘信號的周期的狀態(tài)下，環(huán)路控制電路21的第三觸發(fā)電路21f鎖存延遲動作信號的高電平，據(jù)此，強制復(fù)位信號被取消。
即使倍頻時鐘信號的4個周期長于外部時鐘信號的周期，一旦檢測到處于穩(wěn)定的狀態(tài)后，在外部復(fù)位信號或強制復(fù)位信號出現(xiàn)之前，閂鎖檢測電路22不被取消。
通過以上的動作，本發(fā)明實施例1的時鐘生成電路2以與外部時鐘信號相同的相位進行同步，但是，可以對集成電路內(nèi)部的各內(nèi)部電路10穩(wěn)定地提供具有外部時鐘信號的4倍頻率的時鐘信號。在使用其的集成電路中，能夠一邊與外部電路同步工作，一邊以外部電路的4倍速度動作。
如以上那樣，本實施例1的時鐘延遲電路具有多個延遲元件，把所輸入的同一時鐘信號延遲不同的延遲時間，而分別輸出延遲時鐘信號；選擇器，從來自這些延遲元件的多個延遲時鐘信號中選擇任一個輸出。設(shè)定多個延遲時間，以便于使與時間相關(guān)連續(xù)的任意兩個延遲時鐘信號之間的時間差短于由多個延遲元件所提供的多個延遲時間的最小值例如Δd，因此，就能以短于時鐘延遲電路的最小延遲時間例如Δd的預(yù)定時間間隔(例如Δd/8)的刻度來控制延遲時間。
而且，在使用這樣的時鐘延遲電路來構(gòu)成延遲環(huán)路等反饋環(huán)的情況下，或者，在把這樣的時鐘延遲電路與數(shù)字延遲線進行組合而構(gòu)成延遲環(huán)路等反饋環(huán)的情況下，能以時鐘延遲電路的最小延遲時間例如Δd和數(shù)字延遲線的可變延遲時間的最小延遲變化幅度即延遲步數(shù)例如短于Δd的時間間隔如Δd/8的刻度，來增減由反饋環(huán)所生成的延遲時間。
時鐘延遲電路的各微小延遲元件固定地設(shè)定由其所得到的延遲時間，同時，選擇器選擇來自多個微小延遲元件中的一個延遲元件的延遲時鐘信號，由于是如此構(gòu)成的，所以，即使在噪聲混入了倍增延遲環(huán)路等的反饋環(huán)中的情況下，向環(huán)路控制電路等的時鐘信號輸入定時也能夠不偏移，而能夠使倍頻時鐘信號的頻率穩(wěn)定。
而且，通過調(diào)整時鐘延遲電路的微小延遲元件的并聯(lián)數(shù)量，就能增大時鐘延遲電路的最大延遲時間，即使僅由時鐘延遲電路來形成反饋環(huán)，也能在包含了由于環(huán)境溫度的變化和制造工序的偏差所產(chǎn)生的偏差的較寬頻率范圍內(nèi)，得到本實施例的效果。
這樣，在具有包含了起到上述效果的時鐘延遲電路的延遲環(huán)路的振蕩電路和具有包含了時鐘延遲電路的反饋環(huán)的相位同步電路以及包含這些振蕩電路和相位同步電路的時鐘生成電路中，能夠通過延遲環(huán)路和反饋環(huán)來細微地調(diào)整相位同步，而不會損害其振蕩頻率穩(wěn)定性。
如從上述說明所看到的那樣，本發(fā)明的時鐘延遲電路能夠以比由晶體管的特性等所限制的微小延遲元件的最小延遲時間更細的預(yù)定時間間隔刻度來設(shè)定延遲時間，與使用圖12所示的現(xiàn)有延遲微調(diào)電路的情況相比，能夠以特別的高度來謀求與基準時鐘信號的同步化。即，如果是現(xiàn)有的，只能以延遲元件所產(chǎn)生的延遲時間單位Δd來調(diào)整延遲時間，與此相比，根據(jù)本發(fā)明，能夠以小于各微小延遲元件所產(chǎn)生的延遲時間的延遲步數(shù)(例如Δd/8)來對延遲時間進行微調(diào)。這樣，在現(xiàn)有外部時鐘信號的一個周期期間，由延遲微調(diào)電路以延遲元件所產(chǎn)生的延遲時間單位Δd來對延遲時間進行微調(diào)，因此，與在輸出時鐘信號中必然包含2×Δd的跳動(ジシタ)相反，跳動能夠減少為時鐘延遲電路的延遲步數(shù)的1/2例如Δd/4。
根據(jù)本實施例1，由時鐘延遲電路的多個微小延遲元件所提供的多個延遲時間中的最大與最小的時間差為數(shù)字延遲線的可變延遲時間的最小變化幅度即延遲步數(shù)以下。這樣，能夠在可由數(shù)字延遲線設(shè)定的延遲時間范圍全體內(nèi)，得到以預(yù)定時間間隔刻度細微設(shè)定延遲時間的能力，例如以Δd/8刻度來設(shè)定延遲時間的能力，上述預(yù)定時間間隔刻度是以時鐘延遲電路的微小延遲元件的個數(shù)來分割數(shù)字延遲線的各延遲元件的延遲時間而得到的。特別是，雖然是在集成電路上所實現(xiàn)的時鐘延遲電路和數(shù)字延遲線較小的電路規(guī)模，也能在數(shù)字延遲線的延遲時間設(shè)定范圍全體中得到在現(xiàn)有技術(shù)中不能得到的細微的延遲時間調(diào)整。
本實施例1的時鐘延遲電路進一步具有極限延遲元件，與多個微小延遲元件并聯(lián)連接，把與輸入微小延遲元件中的相同的信號延遲這樣的延遲時間該延遲時間等于或小于數(shù)字延遲線的可變延遲時間的最小變化幅度即延遲步數(shù)與由該時鐘延遲電路的多個微小延遲元件所提供的多個延遲時間中的最小的之和；一種裝置，從選擇器的輸出和極限延遲元件的輸出中選擇所超前輸出的一方并輸出，因此，由時鐘延遲電路所產(chǎn)生的延遲時間不會超過其最小延遲時間與數(shù)字延遲線的最小變化幅度即延遲步數(shù)Δd之和，不會因溫度變動等而出現(xiàn)下列問題與以一個延遲步數(shù)Δd的長度來設(shè)定數(shù)字延遲線的延遲時間而把時鐘延遲電路設(shè)定為最小延遲的情況相比，在時鐘延遲電路設(shè)定為最大延遲的情況下，把時鐘延遲電路和數(shù)字延遲線相組合的全延遲時間變長。其結(jié)果，不會出現(xiàn)這樣的情況，計數(shù)器遞增以使延遲時間增大，在計數(shù)值的下位比特全部為0的瞬間，把時鐘延遲電路和數(shù)字延遲線相組合的全延遲時間減少，而能夠相對于基準時鐘信號確實地鎖定被控制時鐘信號的相位，在此基礎(chǔ)上，能夠把跳動確實地減少為時鐘延遲電路的延遲步數(shù)的1/2例如Δd/4。
振蕩電路的延遲量切換電路具有計數(shù)器，應(yīng)由時鐘延遲電路的選擇器切換其選擇并且設(shè)定由數(shù)字延遲線所提供的可變延遲時間，根據(jù)來自相位比較電路的相位差信號來增減計數(shù)，根據(jù)計數(shù)器的下位比特值來使選擇器切換延遲時鐘信號的選擇，根據(jù)計數(shù)器的剩余的上位比特值來設(shè)定數(shù)字延遲線的可變延遲時間，由于這樣的構(gòu)成，僅使用一個計數(shù)器，來使延遲環(huán)路的延遲時間以微小延遲時間刻度而變化，就能謀求由延遲環(huán)路所倍增輸出的時鐘信號與基準時鐘信號的同步化。相位同步電路同樣僅使用一個計數(shù)器，就能使包含數(shù)字延遲線和時鐘延遲電路的延遲裝置的延遲時間按每個微小延遲時間變化，能夠謀求向集成電路的內(nèi)部電路分配的4倍頻時鐘信號與基準時鐘信號的同步化。
如以上那樣，根據(jù)本發(fā)明，時鐘延遲電路，具有多個延遲元件，把所輸入的同一時鐘信號進行不同延遲時間的延遲，分別輸出延遲時鐘信號；選擇器，從來自這些延遲元件的多個延遲時鐘信號中選擇一個并輸出，把上述多個延遲時間設(shè)定為使與時間相關(guān)的連續(xù)的任意兩個延遲時鐘信號之間的時間差短于由多個延遲元件所提供的多個延遲時間的最小值，因此，通過切換由選擇器所選擇的延遲時鐘信號，就能以短于由多個延遲元件所產(chǎn)生的延遲時間的最小值的時間間隔刻度來控制提供給時鐘信號的延遲時間。
而且，在使用這樣的時鐘延遲電路來構(gòu)成振蕩電路的延遲環(huán)路或者相位同步電路的反饋環(huán)的情況下，或者，在把這樣的時鐘延遲電路與數(shù)字延遲線相組合來構(gòu)成振蕩電路的延遲環(huán)路或者相位同步電路的反饋環(huán)的情況下，能夠以短于由用于時鐘延遲電路的多個延遲元件所產(chǎn)生的多個延遲時間的最小值的時間間隔刻度來設(shè)定由延遲環(huán)路或反饋環(huán)所產(chǎn)生的延遲時間。
時鐘延遲電路的各延遲元件使由此所得到的延遲時間被固定地設(shè)定，同時，選擇器從其中選擇一個延遲時鐘信號，由于這樣構(gòu)成，所以即使在噪聲混入了延遲環(huán)路或者反饋環(huán)中的情況下，能夠在使向下一級的時鐘信號輸入定時不產(chǎn)生這樣的電平變化特性下形成各延遲元件，而不會損害作為數(shù)字延遲線的特征的振蕩頻率的穩(wěn)定。
而且，能夠通過調(diào)整時鐘延遲電路的微小延遲元件的并聯(lián)數(shù)量，來增大時鐘延遲電路的最大延遲時間，即使僅由時鐘延遲電路來形成反饋環(huán)，也能在考慮了環(huán)境溫度的變化和制造工藝的偏差等的較寬頻率范圍內(nèi)，得到所希望的效果。
這樣，在使用這樣的時鐘延遲電路來構(gòu)成為進行延遲時間的微調(diào)的振蕩電路、相位同步電路、時鐘生成電路中，能夠細微地調(diào)整延遲環(huán)路和反饋環(huán)的相位同步，而不會損害其振蕩頻率穩(wěn)定性。
特別是，在本發(fā)明中，在適用于由同一半導(dǎo)體處理工藝來形成數(shù)字延遲線的多個延遲元件和時鐘延遲電路的多個延遲元件的情況時，即使通過由該半導(dǎo)體處理工藝所形成的晶體管的特性等來使延遲元件的最小延遲時間受到限制，也能在每個比該最小延遲時間更細微的時間中設(shè)定延遲時間，與現(xiàn)有的延遲微調(diào)電路相比，能夠以特別的高度來謀求與基準時鐘信號的同步化。即，如果是現(xiàn)有的，只能以延遲元件所產(chǎn)生的延遲時間單位Δd來調(diào)整延遲時間，與此相比，根據(jù)本發(fā)明，能夠以延遲元件所產(chǎn)生的延遲時間Δd以下的單位來對延遲時間進行微調(diào)。這樣，如果是現(xiàn)有裝置，在外部時鐘信號的一個周期期間，由延遲微調(diào)電路來以延遲元件的延遲時間單位Δd來對延遲時間進行微調(diào)，因此，在輸出時鐘信號中必然包含2×Δd的跳動，而根據(jù)本發(fā)明，能夠使跳動減少。
根據(jù)本發(fā)明，由時鐘延遲電路的多個延遲元件所提供的多個延遲時間中的最大與最小的時間差為數(shù)字延遲線的可變延遲時間的最小變化幅度即延遲步數(shù)以下。這樣，能夠在可由數(shù)字延遲線設(shè)定的延遲時間范圍全體內(nèi)，得到細微的延遲時間設(shè)定能力。特別是，雖然是在集成電路上所實現(xiàn)的時鐘延遲電路和數(shù)字延遲線較小的電路規(guī)模，也能在數(shù)字延遲線的延遲時間設(shè)定范圍全體中得到在現(xiàn)有技術(shù)中不能得到的細微的延遲時間調(diào)整。
把以上這樣的構(gòu)成作為前提，時鐘延遲電路進一步具有極限延遲元件，與多個延遲元件并聯(lián)連接，把與輸入延遲元件中的相同的信號延遲這樣的延遲時間該延遲時間等于或小于數(shù)字延遲線的可變延遲時間的最小變化幅度即延遲步數(shù)與由該時鐘延遲電路的多個延遲元件所提供的多個延遲時間中的最小的之和；一種裝置，從選擇器的輸出和極限延遲元件的輸出中選擇超前輸出的一方并輸出，因此，由時鐘延遲電路所產(chǎn)生的延遲時間不會超過其最小延遲時間與數(shù)字延遲線的最小變化幅度即延遲步數(shù)Δd之和，不會因溫度變動等而產(chǎn)生下列問題與以一個延遲步數(shù)的長度來設(shè)定數(shù)字延遲線的延遲時間而把時鐘延遲電路設(shè)定為最小延遲的情況相比，在將時鐘延遲電路設(shè)定為最大延遲的情況下，把時鐘延遲電路和數(shù)字延遲線相組合的全延遲時間變長。
延遲量切換電路具有計數(shù)器，應(yīng)將其選擇切換到時鐘延遲電路的選擇器并且設(shè)定由數(shù)字延遲線所提供的可變延遲時間，根據(jù)來自相位比較電路的相位差信號來增減計數(shù)，根據(jù)計數(shù)器的下位比特值將延遲時鐘信號的選擇切換到選擇器，根據(jù)計數(shù)器的剩余的上位比特值來設(shè)定數(shù)字延遲線的可變延遲時間，由于這樣的構(gòu)成，使用一個計數(shù)器，來使由延遲環(huán)路或反饋環(huán)所產(chǎn)生的延遲時間在每個微小延遲時間變化，就能謀求由延遲環(huán)路或反饋環(huán)所輸出的時鐘信號與基準時鐘信號的同步化。
選擇器選擇來自與計數(shù)器的下位比特值相對應(yīng)的多個延遲元件之一的延遲時鐘信號，數(shù)字延遲線使用與計數(shù)器的上位比特值相對應(yīng)的數(shù)量的延遲元件來對所輸入的時鐘信號進行延遲，由此，僅通過增減一個計數(shù)器的值，就能在每個微小延遲時間中容易地使延遲環(huán)路或反饋環(huán)的延遲時間變化，而能夠謀求從延遲環(huán)路或反饋環(huán)所輸出的時鐘信號與基準時鐘信號的同步化。
附圖中的標號說明在圖1中2時鐘生成電路3兩相時鐘生成電路10內(nèi)部電路在圖2中12振蕩電路18二分頻電路19第一相位比較電路22閂鎖檢測電路20第一延遲量切換電路21環(huán)路控制電路15固定延遲電路16第一DDL17第一時鐘延遲電路24第二DDL25第二時鐘延遲電路13相位同步電路26第二相位比較電路27第二延遲量切換電路在圖3中28DDL延遲元件在圖4中58微調(diào)用選擇器40延遲時鐘選擇器41～47微小延遲元件在圖6中21e脈沖計數(shù)器17時鐘延遲電路16第一DDL15固定延遲電路在圖7中59計數(shù)器49前位解碼器50后位解碼器在圖11中19第一相位比較電路20第一延遲量切換電路16第一DDL51延遲微調(diào)電路12振蕩電路27第二延遲量切換電路26第二相位比較電路24第二DDL13相位同步電路在圖12中52DDL延遲元件14環(huán)路反相器54輸出選擇器
權(quán)利要求
1．一種時鐘延遲電路，具有多個延遲元件，把所輸入的同一時鐘信號進行不同延遲時間的延遲，分別輸出延遲時鐘信號；選擇器，從來自該多個延遲元件的多個延遲時鐘信號中選擇任一個并輸出，其特征在于，把上述多個延遲時間設(shè)定為使與時間相關(guān)的連續(xù)的任意兩個延遲時鐘信號之間的時間差短于由上述多個延遲元件所提供的多個延遲時間的最小值。
2．一種振蕩電路，其特征在于，包括延遲環(huán)路，是自己輸出的時鐘信號被反饋的延遲環(huán)路，具有多個延遲元件，根據(jù)所反饋的上述時鐘信號來使信號或所反饋的上述時鐘信號延遲不同的延遲時間，分別輸出延遲時鐘信號；選擇器，從來自該多個延遲元件的多個延遲時鐘信號中選擇任一個并輸出，還具有時鐘延遲電路，把上述多個延遲時間設(shè)定為使與時間相關(guān)的連續(xù)的任意兩個延遲時鐘信號之間的時間差短于由上述多個延遲元件所提供的多個延遲時間的最小值；相位比較電路，根據(jù)上述延遲環(huán)路的輸出來比較信號的相位和所施加的基準時鐘信號的相位，輸出表示這些信號之間的相位差的相位差信號；延遲量切換電路，根據(jù)來自上述相位比較電路的相位差信號將其選擇切換到上述時鐘延遲電路的上述選擇器以便于減少上述相位差。
3．根據(jù)權(quán)利要求2所述的振蕩電路，其特征在于，上述延遲環(huán)路進一步具有數(shù)字延遲線，是具有與上述時鐘延遲電路串聯(lián)連接并且相互串聯(lián)連接的多個延遲元件的數(shù)字延遲線，根據(jù)在其延遲環(huán)路中所反饋的上述時鐘信號來使信號、所反饋的上述時鐘信號或者由上述時鐘延遲電路所延遲的時鐘信號延遲可變的延遲時間，由此，在上述延遲環(huán)路中所反饋的上述時鐘信號至少被延遲由上述數(shù)字延遲線和上述時鐘延遲電路所產(chǎn)生的延遲時間，上述延遲量切換電路可以根據(jù)來自上述相位比較電路的相位差信號進一步設(shè)定由上述數(shù)字延遲線所產(chǎn)生的可變延遲時間以便于使上述相位差減少。
4．根據(jù)權(quán)利要求3所述的振蕩電路，其特征在于，上述數(shù)字延遲線的上述多個延遲元件和上述時鐘延遲電路的上述多個延遲元件由同一半導(dǎo)體工藝所形成．
5．根據(jù)權(quán)利要求3所述的振蕩電路，其特征在于，由上述時鐘延遲電路的上述多個延遲元件所提供的多個延遲時間中的最大和最小的時間差為上述數(shù)字延遲線的可變延遲時間的最小變化幅度即延遲步數(shù)以下。
6．根據(jù)權(quán)利要求5所述的振蕩電路，其特征在于，上述時鐘延遲電路進一步具有極限延遲元件，把與輸入上述多個延遲元件中的相同的信號延遲這樣的延遲時間該延遲時間等于或小于上述數(shù)字延遲線的可變延遲時間的最小變化幅度即延遲步數(shù)與由上述時鐘延遲電路的上述多個延遲元件所提供的多個延遲時間中的最小的之和；一種裝置，從上述選擇器的輸出和上述極限延遲元件的輸出中選擇超前輸出的一方并輸出。
7．根據(jù)權(quán)利要求6所述的振蕩電路，其特征在于，上述延遲量切換電路具有計數(shù)器，應(yīng)將其選擇切換到上述時鐘延遲電路的上述選擇器并且設(shè)定由上述數(shù)字延遲線所提供的可變延遲時間，根據(jù)來自上述相位比較電路的相位差信號來增減計數(shù)，根據(jù)上述計數(shù)器的下位比特值來使延遲時鐘信號的選擇切換到上述選擇器，根據(jù)上述計數(shù)器的剩余的上位比特值來設(shè)定上述數(shù)字延遲線的可變延遲時間。
8．根據(jù)權(quán)利要求7所述的振蕩電路，其特征在于，上述選擇器選擇來自與上述計數(shù)器的上述下位比特值相對應(yīng)的上述多個延遲元件之一的延遲時鐘信號，上述數(shù)字延遲線使用與上述計數(shù)器的上述上位比特值相對應(yīng)的數(shù)量的延遲元件來對所輸入的時鐘信號進行延遲。
9．一種相位同步電路，其特征在于，包括延遲裝置，它具有多個延遲元件，把所輸入的同一時鐘信號延遲不同的延遲時間并分別輸出延遲時鐘信號；選擇器，從來自該多個延遲元件的多個延遲時鐘信號中選擇任一個并輸出，還具有時鐘延遲電路，把上述多個延遲時間設(shè)定為使與時間相關(guān)的連續(xù)的任意兩個延遲時鐘信號之間的時間差短于由上述多個延遲元件所提供的多個延遲時間的最小值；相位比較電路，根據(jù)上述延遲裝置的輸出或者上述延遲裝置的輸出來比較信號的相位和所施加的基準時鐘信號的相位，輸出表示這些信號之間的相位差的相位差信號；延遲量切換電路，根據(jù)來自上述相位比較電路的相位差信號將該選擇切換到上述時鐘延遲電路的上述選擇器以便于減少上述相位差。
10．根據(jù)權(quán)利要求9所述的相位同步電路，其特征在于，上述延遲裝置進一步具有數(shù)字延遲線，是具有與上述時鐘延遲電路串聯(lián)連接并且相互串聯(lián)連接的多個延遲元件的數(shù)字延遲線，把上述時鐘信號或者由上述時鐘延遲電路所延遲的時鐘信號延遲可變的延遲時間，由此，在上述延遲裝置中所施加的上述時鐘信號至少被延遲由上述數(shù)字延遲線和上述時鐘延遲電路所產(chǎn)生的延遲時間，上述延遲量切換電路可以根據(jù)來自上述相位比較電路的相位差信號進一步設(shè)定由上述數(shù)字延遲線所產(chǎn)生的可變延遲時間以便于使上述相位差減少。
11．根據(jù)權(quán)利要求10所述的相位同步電路，其特征在于，上述數(shù)字延遲線的上述多個延遲元件和上述時鐘延遲電路的上述多個延遲元件由同一半導(dǎo)體工藝所形成。
12．根據(jù)權(quán)利要求10所述的相位同步電路，其特征在于，由上述時鐘延遲電路的上述多個延遲元件所提供的多個延遲時間中的最大和最小的時間差為上述數(shù)字延遲線的可變延遲時間的最小變化幅度即延遲步數(shù)以下。
13．根據(jù)權(quán)利要求12所述的相位同步電路，其特征在于，上述時鐘延遲電路進一步具有極限延遲元件，把與輸入上述多個延遲元件中的相同的信號延遲這樣的延遲時間該延遲時間等于或小于上述數(shù)字延遲線的可變延遲時間的最小變化幅度即延遲步數(shù)與由上述時鐘延遲電路的上述多個延遲元件所提供的多個延遲時間中的最小的之和；一種裝置，從上述選擇器的輸出和上述極限延遲元件的輸出中選擇超前輸出的一方并輸出。
14．根據(jù)權(quán)利要求13所述的相位同步電路，其特征在于，上述延遲量切換電路具有計數(shù)器，應(yīng)將其選擇切換到上述時鐘延遲電路的上述選擇器并且設(shè)定由上述數(shù)字延遲線所提供的可變延遲時間，根據(jù)來自上述相位比較電路的相位差來增減計數(shù)，根據(jù)上述計數(shù)器的下位比特值來使延遲時鐘信號的選擇切換到上述選擇器，根據(jù)上述計數(shù)器的剩余的上位比特值來設(shè)定上述數(shù)字延遲線的可變延遲時間。
15．根據(jù)權(quán)利要求14所述的相位同步電路，其特征在于，上述選擇器選擇來自與上述計數(shù)器的上述下位比特值相對應(yīng)的上述多個延遲元件之一的延遲時鐘信號，上述數(shù)字延遲線使用與上述計數(shù)器的上述上位比特值相對應(yīng)的數(shù)量的延遲元件來對所輸入的時鐘信號進行延遲。
全文摘要
在現(xiàn)有技術(shù)中,存在以下問題:在集成電路內(nèi)部對外部時鐘信號進行倍增的時鐘生成電路中,僅能以為此而使用的數(shù)字延遲線的一個延遲元件時間單位來調(diào)整延遲時間,而存在生成的內(nèi)部時鐘信號的跳動等。本發(fā)明在生成倍頻時鐘信號的PLL中,并聯(lián)設(shè)置延遲時間不同的多個延遲元件,設(shè)有時鐘延遲電路17,以便于從這些延遲元件選擇一個延遲元件。
文檔編號G06F1/04GK1220533SQ9811836
公開日1999年6月23日 申請日期1998年8月17日 優(yōu)先權(quán)日1997年12月15日
發(fā)明者石見幸一, 石川和幸 申請人:三菱電機株式會社