專利名稱：對(duì)嚴(yán)格排序總線操作進(jìn)行早期從屬轉(zhuǎn)發(fā)的方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在處理系統(tǒng)中傳送信息，特別涉及用于快速傳送經(jīng)嚴(yán)格排序的總線操作的系統(tǒng)和方法。
本申請(qǐng)涉及U.S.順序號(hào)(JAS 731&JAS 718)的相關(guān)申請(qǐng)。
現(xiàn)在多處理器系統(tǒng)已被普遍用于諸如商業(yè)和研究之類的環(huán)境中。當(dāng)多處理器系統(tǒng)中的一個(gè)處理器請(qǐng)求訪問(wèn)存儲(chǔ)器時(shí)，通常利用一個(gè)判優(yōu)器來(lái)判定哪個(gè)數(shù)據(jù)請(qǐng)求按照哪種順序能被接受。通常由系統(tǒng)總線執(zhí)行這些來(lái)自處理器的請(qǐng)求和來(lái)自判優(yōu)器的授權(quán)許可。
一般地，信息被標(biāo)記為“可超高速緩存的”、“禁止超高速緩存的”或“直寫的”。如果信息被標(biāo)記為可超高速緩存的，那么該數(shù)據(jù)就能夠存儲(chǔ)在一個(gè)超高速緩沖存儲(chǔ)器中，而不是必須被傳送到系統(tǒng)存儲(chǔ)器中。但是，如果信息被標(biāo)記為禁止超高速緩存的，那么該數(shù)據(jù)就不能存入超高速緩沖存儲(chǔ)器中而必須被傳送給其它部件，如系統(tǒng)存儲(chǔ)器。圖形應(yīng)用就是一個(gè)頻繁使用禁止超高速緩存儲(chǔ)指令的應(yīng)用實(shí)例。如果信息被標(biāo)記為直寫的，那么該信息就直接跳轉(zhuǎn)到其目的地和超高速緩沖存儲(chǔ)器。通常，一些禁止超高速緩存的和直寫的信息是經(jīng)過(guò)嚴(yán)格排序的總線操作。
利用PowerPCTM處理器的計(jì)算機(jī)系統(tǒng)必須確保嚴(yán)格排序的總線操作是按照完全相同的執(zhí)行順序從該處理器發(fā)送到接收設(shè)備的。利用AmazonPowerPCTM的計(jì)算機(jī)系統(tǒng)則需要對(duì)所有操作進(jìn)行嚴(yán)格排序。
常規(guī)的總線接口單元(BIU)設(shè)計(jì)將尾接(cue up)嚴(yán)格排序的總線操作，例如禁止超高速緩存的存儲(chǔ)操作，請(qǐng)求總線以用于一個(gè)地址和數(shù)據(jù)傳送，在得到該總線允許時(shí)發(fā)送第一總線操作，并等待響應(yīng)。如果該地址被接收(沒(méi)有經(jīng)過(guò)重發(fā))，并且該數(shù)據(jù)已經(jīng)被傳送，那么BIU將為排在下一個(gè)的總線操作請(qǐng)求總線。用于BIU等待響應(yīng)的時(shí)鐘數(shù)一般視系統(tǒng)而定。但是，在排序總線操作傳送之間的延遲直接導(dǎo)致低于最優(yōu)性能。此外，如果一個(gè)系統(tǒng)能夠達(dá)到較好的排序總線操作吞吐量，該系統(tǒng)就可以獲得較高的工業(yè)標(biāo)準(zhǔn)基準(zhǔn)。
因此，用于快速傳送嚴(yán)格排序的總線操作的系統(tǒng)和方法正是人們所需要的。本發(fā)明正是致力于滿足這種需求。
本發(fā)明提供了一種用于在處理系統(tǒng)中快速傳送總線操作的系統(tǒng)和方法，其中這些總線操作最好是經(jīng)過(guò)嚴(yán)格排序的。依據(jù)本發(fā)明的系統(tǒng)和方法包括由一個(gè)處理器發(fā)送多個(gè)總線操作請(qǐng)求，并判斷同一處理器是否已經(jīng)接收到第一響應(yīng)，其中第一響應(yīng)指出多個(gè)總線操作請(qǐng)求中的一個(gè)應(yīng)被重發(fā)。如果接收到第一響應(yīng)，處理器則提供第二響應(yīng)，其中第二響應(yīng)指出發(fā)出的總線操作請(qǐng)求中的至少另一個(gè)應(yīng)被重發(fā)。
本發(fā)明的另一方面，提供了一種用于在包括至少一個(gè)能夠?qū)崿F(xiàn)總線控制的處理器的處理器系統(tǒng)中，利用一條總線來(lái)傳送總線操作的系統(tǒng)和方法。依據(jù)本發(fā)明的系統(tǒng)和方法包括步驟由至少一個(gè)處理器發(fā)送多個(gè)總線操作請(qǐng)求；發(fā)送一個(gè)總線操作；判斷至少一個(gè)處理器是否已經(jīng)接收到響應(yīng)，該響應(yīng)指出所發(fā)送的總線操作應(yīng)被重發(fā)；以及如果已經(jīng)接收到指出總線操作應(yīng)當(dāng)被重發(fā)的響應(yīng)，則由至少一個(gè)處理器保持總線控制并重發(fā)該總線操作。
本發(fā)明的另一方面，提供了一種用于在包括至少一個(gè)處理器的處理器系統(tǒng)中傳送總線操作的系統(tǒng)和方法。依據(jù)本發(fā)明的系統(tǒng)和方法包括由至少一個(gè)處理器發(fā)送多個(gè)排序的總線操作，其中多個(gè)總線操作包括第一總線操作和第二總線操作，第二總線操作在發(fā)送了第一總線操作之后接著被發(fā)送。該系統(tǒng)和方法也要在發(fā)送第二總線操作之前判斷至少一個(gè)處理器是否已經(jīng)接收到對(duì)第一總線操作的第一響應(yīng)，其中第一響應(yīng)表明第一總線操作能夠被傳送。如果在發(fā)送第二總線操作之前，至少一個(gè)處理器已經(jīng)接收到對(duì)第一總線操作的第一響應(yīng)，那么提供一個(gè)伴隨于第二總線操作的信號(hào)，其中該信號(hào)表明處理器將不發(fā)送對(duì)第二總線操作的第二響應(yīng)，其中第二響應(yīng)表明第二總線操作應(yīng)當(dāng)被重發(fā)。
依據(jù)本發(fā)明的系統(tǒng)和方法大大改進(jìn)了總線操作性能。


圖1是本發(fā)明所在的多處理器系統(tǒng)的方框圖。
圖2是現(xiàn)有的用于總線操作轉(zhuǎn)發(fā)(forwarding)的方法的流程圖。
圖3是圖2所示的現(xiàn)有方法的時(shí)序圖。
圖4是依據(jù)本發(fā)明的用于快速傳送排序的總線操作的方法的流程圖。
圖5是依據(jù)本發(fā)明的方法的時(shí)序圖。
圖6是本發(fā)明第二實(shí)施例的流程圖。
圖7是本發(fā)明第二實(shí)施例的時(shí)序圖。
圖8是本發(fā)明第三實(shí)施例的流程圖。
圖9是本發(fā)明第三實(shí)施例的時(shí)序圖。
本發(fā)明涉及一種用于在處理系統(tǒng)中快速傳送總線操作的系統(tǒng)和方法，其中的總線操作最好是經(jīng)過(guò)嚴(yán)格排序的。專利申請(qǐng)說(shuō)明書及其請(qǐng)求項(xiàng)中提供的下述說(shuō)明使本領(lǐng)域任一個(gè)普通技術(shù)人員都能實(shí)施和利用本發(fā)明。對(duì)于那些本領(lǐng)域技術(shù)人員來(lái)說(shuō)，對(duì)本發(fā)明的最佳實(shí)施例作出各種修改是容易的，而且這里所述的發(fā)明原理也適用于其它實(shí)施例。因此，本發(fā)明不應(yīng)僅限于所示的實(shí)施例，而應(yīng)與所述的原理和特征構(gòu)成的最寬保護(hù)范圍相一致。
為了便于說(shuō)明起見(jiàn)，本發(fā)明的說(shuō)明書以禁止超高速緩存的存儲(chǔ)操作為經(jīng)過(guò)嚴(yán)格排序的總線操作的例子。但是，應(yīng)當(dāng)理解關(guān)于禁止超高速緩存的存儲(chǔ)操作的討論只是依據(jù)本發(fā)明的系統(tǒng)和方法的一個(gè)示例，這里所述的方法和系統(tǒng)通用于經(jīng)過(guò)嚴(yán)格排序的總線操作。
圖1是本發(fā)明所在的多處理器系統(tǒng)的方框圖。系統(tǒng)100包括多個(gè)處理器，每一個(gè)處理器都包含一個(gè)超高速緩沖存儲(chǔ)器，此后稱之為處理器102a-102c，一條系統(tǒng)總線104，一個(gè)存儲(chǔ)控制器106，一個(gè)判優(yōu)器108以及一個(gè)存儲(chǔ)器110。
利用多處理器102a-102c的計(jì)算機(jī)系統(tǒng)通常配置有多個(gè)通過(guò)重負(fù)載的(heavily loaded)地址總線104與存儲(chǔ)控制器106相連的總線主控器，這些總線主控器也可以是處理器102a-102c。每個(gè)總線主控器可以是單個(gè)的處理器102a-102c，或是處理器102和超高速緩沖存儲(chǔ)器的組合，它通過(guò)一個(gè)象用于判別存儲(chǔ)器源的判優(yōu)器108一樣的總線接口單元而與存儲(chǔ)控制器106進(jìn)行通信。判優(yōu)器108位于存儲(chǔ)控制器106的內(nèi)部或外部。存儲(chǔ)控制器與一個(gè)網(wǎng)絡(luò)相連接。
在回顧圖2所示的流程圖時(shí)，可以參照?qǐng)D1所示的系統(tǒng)100。圖2是現(xiàn)有的用于傳送禁止超高速緩存的存儲(chǔ)指令的方法流程圖。首先，在步驟200，一個(gè)處理器發(fā)送一個(gè)地址請(qǐng)求。稍后，在步驟202，該處理器接收到一個(gè)地址授權(quán)(address grant)。然后在步驟204，處理器發(fā)送該地址并在步驟206等待直到接收一個(gè)地址響應(yīng)為止。一個(gè)禁止超高速緩存的存儲(chǔ)操作的地址響應(yīng)通常為“清楚(clean)”或“重試(retry)”?！扒宄表憫?yīng)表示能夠發(fā)送該總線操作?！爸卦嚒表憫?yīng)表示應(yīng)重發(fā)該總線操作。
然后在步驟208判斷地址響應(yīng)是否為“清楚”。如果該響應(yīng)不是“清楚”，則處理器在步驟210重新發(fā)送該地址。但是，如果該響應(yīng)是“清楚”，則在步驟212判斷與該地址相關(guān)的數(shù)據(jù)是否已經(jīng)被發(fā)送。如果在步驟212，與該地址相關(guān)的數(shù)據(jù)還沒(méi)有被發(fā)送，那么系統(tǒng)等待直到發(fā)出該數(shù)據(jù)為止。當(dāng)與該地址相關(guān)的數(shù)據(jù)被發(fā)送時(shí)，在步驟214發(fā)送下一個(gè)地址請(qǐng)求。
圖3是圖2所示的現(xiàn)有方法的時(shí)序圖。信號(hào)300表示一個(gè)處理器發(fā)送一個(gè)地址請(qǐng)求。稍后，通過(guò)信號(hào)302接收一個(gè)地址授權(quán)。然后通過(guò)信號(hào)304發(fā)送該地址。一段時(shí)間之后，發(fā)送處理器接收到一個(gè)地址響應(yīng)。在此例中，通過(guò)信號(hào)312接收一個(gè)“清楚”響應(yīng)。
通過(guò)信號(hào)306，處理器在發(fā)送地址請(qǐng)求的同時(shí)或稍滯后于地址請(qǐng)求時(shí)發(fā)送一個(gè)數(shù)據(jù)請(qǐng)求。稍后通過(guò)信號(hào)308接收一個(gè)數(shù)據(jù)授權(quán)，并且通過(guò)信號(hào)310由處理器發(fā)送該數(shù)據(jù)。只有在處理器已經(jīng)接收到數(shù)據(jù)310和一個(gè)“清楚”地址響應(yīng)312之后，才能夠通過(guò)信號(hào)314發(fā)送下一個(gè)地址請(qǐng)求。
如上所述，這種延遲直接導(dǎo)致低于最優(yōu)性能。用于快速傳送嚴(yán)格排序的總線操作的系統(tǒng)和方法正是人們所需要的。本發(fā)明正是致力于這種需求。
圖4是依據(jù)本發(fā)明的方法的流程圖。一個(gè)處理器400發(fā)送多個(gè)總線操作，如存儲(chǔ)請(qǐng)求。如上所述，這些總線操作最好是經(jīng)過(guò)嚴(yán)格排序的，如禁止超高速緩存的存儲(chǔ)指令。然后在步驟402判斷處理器是否已經(jīng)接收到第一響應(yīng)，其中第一響應(yīng)指出發(fā)出的多個(gè)總線操作中的一個(gè)應(yīng)被重發(fā)。如果已經(jīng)接收到用于指出發(fā)出的多個(gè)總線操作中的一個(gè)應(yīng)被重發(fā)的第一響應(yīng)，則在步驟404，處理器提供第二響應(yīng)，其中第二響應(yīng)用于指出發(fā)出的總線操作中的至少另一個(gè)應(yīng)被重發(fā)。這個(gè)來(lái)自處理器并指出發(fā)出的總線操作中的至少另一個(gè)應(yīng)被重發(fā)的第二響應(yīng)在此被稱為一個(gè)“自重試”響應(yīng)。處理器最好為在接收了最初的“重試”響應(yīng)的總線操作請(qǐng)求之后發(fā)送的所有總線操作請(qǐng)求提供一個(gè)“自重試”響應(yīng)。依據(jù)本發(fā)明的方法特別適于利用禁止超高速緩存的存儲(chǔ)指令。
圖5是依據(jù)本發(fā)明的方法的時(shí)序圖。處理系統(tǒng)中的一個(gè)處理器連續(xù)發(fā)送地址請(qǐng)求500a-500b。然后接收到地址授權(quán)500a-500b。此后，處理器發(fā)送地址500a-500b。在圖5所示的時(shí)序圖中，處理器幾乎在發(fā)送地址請(qǐng)求500c的同時(shí)接收到一個(gè)“清楚”地址響應(yīng)506a。但是，在地址請(qǐng)求500d被發(fā)送時(shí)接收到一個(gè)“重試”地址響應(yīng)506b。一旦“重試”響應(yīng)506b已經(jīng)接收，則再次發(fā)出下一個(gè)地址請(qǐng)求500b’。請(qǐng)求500b’與接收最初的“重試”響應(yīng)506b的同一地址相關(guān)。換句話說(shuō)，通過(guò)信號(hào)504b’重發(fā)同一地址。此外，發(fā)送處理器還為在接收了最初的“重試”響應(yīng)506b的同一地址之前發(fā)送或幾乎同時(shí)發(fā)送的其它地址提供一個(gè)“自重試”響應(yīng)508b。注意發(fā)送處理器本身提供自己的“自重試”響應(yīng)508a。
在發(fā)送處理器重發(fā)地址504b’之后，它還重發(fā)已經(jīng)在接收最初的“重試”響應(yīng)506b之前發(fā)送或幾乎同時(shí)發(fā)送的其它地址。因此，最好按照地址504c’和504d’最初被發(fā)送的順序而重新發(fā)送地址504c’和504d’。
一旦一個(gè)清楚響應(yīng)506c被接收，就發(fā)送下一個(gè)地址請(qǐng)求500e。
在發(fā)送地址請(qǐng)求500的同時(shí)或在發(fā)送地址請(qǐng)求500之后，發(fā)送數(shù)據(jù)請(qǐng)求510。在其相應(yīng)請(qǐng)求510被發(fā)送之后，將接收到數(shù)據(jù)授權(quán)512。然后，發(fā)送數(shù)據(jù)514。
應(yīng)當(dāng)注意是通過(guò)“自重試”響應(yīng)508a-508b而原樣保持了地址和數(shù)據(jù)的排序。反之，在現(xiàn)有技術(shù)中，是通過(guò)在產(chǎn)生了一個(gè)“清楚”響應(yīng)和一次數(shù)據(jù)傳送之后才出現(xiàn)一個(gè)新地址來(lái)保持原有排序。
依據(jù)本發(fā)明的這種系統(tǒng)和方法在保持了總線操作排序的同時(shí)，大大提高了排序的總線操作性能，如禁止超高速緩存的存儲(chǔ)性能。可以使用指針來(lái)允許一個(gè)總線接口單元象總線協(xié)議所允許的速度一樣快地單獨(dú)發(fā)送諸如存儲(chǔ)地址和存儲(chǔ)數(shù)據(jù)之類的操作。如果產(chǎn)生一個(gè)“重試”響應(yīng)，指針就重新返回要重發(fā)的地址和數(shù)據(jù)項(xiàng)并重新開(kāi)始。然后BIU對(duì)在第一“重試”被接收之后發(fā)送的地址進(jìn)行“自重試”。
圖6是本發(fā)明第二實(shí)施例的流程圖。第二實(shí)施例是一種與一種類型的總線，如60X總線，共同工作的系統(tǒng)和方法，該總線的配置允許總線主控器，例如一個(gè)發(fā)送總線操作的處理器，對(duì)總線進(jìn)行控制，直到系統(tǒng)放棄為止。其它類型的總線，例如6xx總線，通常只允許一個(gè)總線主控器在有限的時(shí)間內(nèi)，例如在一個(gè)周期內(nèi)占用總線。
依據(jù)第二實(shí)施例，總線主控器，例如請(qǐng)求處理器，為當(dāng)前地址以及在隊(duì)列中將要發(fā)送的下一個(gè)地址各發(fā)送一個(gè)請(qǐng)求。然后，保持總線控制，直到處理器接收到一個(gè)應(yīng)答。到接收到響應(yīng)時(shí)，下一個(gè)地址的請(qǐng)求已經(jīng)被發(fā)送并且地址授權(quán)也已經(jīng)被發(fā)送或已經(jīng)在發(fā)送過(guò)程中。以這種方式，第二實(shí)施例的系統(tǒng)和方法提高了總線操作傳送性能。
如圖6的流程圖所示，在步驟600，一個(gè)處理器發(fā)送第一和第二總線操作請(qǐng)求。然后在步驟602，發(fā)送第一總線操作。然后在步驟604，判斷該處理器是否已經(jīng)接收到一個(gè)響應(yīng)，其中在接收響應(yīng)之前初始化一個(gè)用于獲得對(duì)一個(gè)總線操作的另一次發(fā)送的總線控制的過(guò)程。
圖7是本發(fā)明第二實(shí)施例的時(shí)序圖。如時(shí)序圖所示，兩個(gè)地址請(qǐng)求被順序發(fā)送并且地址授權(quán)被順序接收。地址A被發(fā)送并且此例中為發(fā)送處理器的總線主控器保持對(duì)該總線的控制直到它接收到一個(gè)地址A的響應(yīng)，此例中該響應(yīng)為一個(gè)“清楚”響應(yīng)。
在請(qǐng)求處理器發(fā)送地址A的地址請(qǐng)求700a和接收到地址A的響應(yīng)702a期間，下一個(gè)地址請(qǐng)求700b已經(jīng)被發(fā)送。在此例中，到響應(yīng)702a已經(jīng)被接收時(shí)為止，地址請(qǐng)求700b的一個(gè)暫時(shí)地址授權(quán)704也已經(jīng)被接收。因此，請(qǐng)求處理器能夠快速地獲得對(duì)地址B的總線控制。
到地址B的響應(yīng)702b被接收時(shí)為止，另一個(gè)請(qǐng)求700c已經(jīng)被發(fā)送。由于地址B的響應(yīng)是“重試”，所以重新發(fā)送地址B并保持對(duì)總線的控制直到接收到下一個(gè)響應(yīng)702c為止。
這個(gè)處理持續(xù)下去直到隊(duì)列中最后一個(gè)地址被發(fā)送。在此例中，最后一個(gè)地址被尋址。在地址D的地址請(qǐng)求被發(fā)送之后，不再發(fā)送地址請(qǐng)求，直到另一個(gè)地址加入被發(fā)送的隊(duì)列或地址D接收到一個(gè)“重試”響應(yīng)時(shí)為止。
圖8是本發(fā)明第三實(shí)施例的流程圖。這個(gè)第三實(shí)施例與圖4和5所示的第一實(shí)施例協(xié)力工作。在一個(gè)請(qǐng)求地址被發(fā)送之后，圖1的存儲(chǔ)控制器106一有可能就向例如網(wǎng)絡(luò)發(fā)出該地址。但是，還有一種可能性，就是依據(jù)圖4和5所示的第一實(shí)施例，由發(fā)送處理器對(duì)該地址進(jìn)行“自重試”。如果一個(gè)地址在存儲(chǔ)控制器已將其傳送之后被自重試，就會(huì)引起地址排序上的問(wèn)題。
本發(fā)明的第三實(shí)施例通過(guò)在選定的地址上附加一個(gè)信號(hào)來(lái)向存儲(chǔ)控制器表明該選定地址不會(huì)被“自重試”而避免了上述問(wèn)題。這樣，存儲(chǔ)控制器就能夠盡可能快地隨意傳送選定的總線操作。應(yīng)當(dāng)注意存儲(chǔ)控制器保持隨意向發(fā)送處理器發(fā)送一個(gè)關(guān)于選定地址的“重試”響應(yīng)。以這種方式，在保持嚴(yán)格的順序的同時(shí)，能夠快速地傳送經(jīng)過(guò)排序的總線操作。
如圖8所示，在步驟800，此例中為一個(gè)處理器的一個(gè)總線主控器發(fā)送多個(gè)總線操作。與其它實(shí)施例相同，這些總線操作最好是經(jīng)過(guò)嚴(yán)格排序的。多個(gè)排序的總線操作包括第一和第二總線操作，其中第二總線操作在發(fā)送第一總線操作之后接著被發(fā)送。然后在步驟802，判斷處理器在發(fā)送第二總線操作之前是否接收和確認(rèn)了一個(gè)第一總線操作的“清楚”響應(yīng)?！氨淮_認(rèn)”意味著處理器有足夠的時(shí)間注意到它已經(jīng)接收了“清楚”響應(yīng)并且還能中止其它地址的發(fā)送。在步驟804，如果處理器在發(fā)送第二總線操作之前已經(jīng)接收和確認(rèn)了一個(gè)第一總線操作的“清楚”響應(yīng)，就提供一個(gè)伴隨于第二總線操作的信號(hào)。該信號(hào)指出處理器不會(huì)發(fā)送對(duì)第二總線操作的“自重試”響應(yīng)。
圖9是圖8所示的第三實(shí)施例的時(shí)序圖。一個(gè)地址請(qǐng)求被發(fā)送并且地址A的一個(gè)地址授權(quán)被發(fā)送。然后接收到一個(gè)“清楚”地址響應(yīng)。在處理器接收和確認(rèn)了該“清楚”響應(yīng)之后，處理器發(fā)送地址B的一個(gè)地址請(qǐng)求和地址授權(quán)。然后一個(gè)信號(hào)900與地址B一起被發(fā)送以向存儲(chǔ)控制器表明地址B不會(huì)被“自重試”。如果在發(fā)送下一個(gè)地址之前，處理器已經(jīng)接收和確認(rèn)了一個(gè)“清楚”響應(yīng)，那么最好信號(hào)900只與一個(gè)地址一起發(fā)送。此后，處理器發(fā)送地址C,D和E并由于地址C的“重試”響應(yīng)而進(jìn)行重發(fā)。應(yīng)當(dāng)注意由于在發(fā)送下一個(gè)地址之前，處理器沒(méi)有接收和確認(rèn)“清楚”響應(yīng)，所以地址C,D和E中不帶有用于指示這些地址不會(huì)被“自重試”的信號(hào)。這樣，用于指示“自重試”響應(yīng)不會(huì)被發(fā)送的信號(hào)最好只伴隨于一個(gè)在經(jīng)過(guò)了足以接收和確認(rèn)一個(gè)“清楚”響應(yīng)的時(shí)間之后而被發(fā)送的地址。
一種用于快速傳送排序的總線操作的系統(tǒng)和方法已經(jīng)被公開(kāi)。依據(jù)本發(fā)明而編寫的軟件可以計(jì)算機(jī)可讀介質(zhì)的形式被存儲(chǔ)，例如存儲(chǔ)器或CD-ROM，或通過(guò)網(wǎng)絡(luò)傳輸并由處理器執(zhí)行。
盡管已經(jīng)根據(jù)實(shí)施例對(duì)本發(fā)明進(jìn)行了描述，但本領(lǐng)域的普通技術(shù)人員可以認(rèn)識(shí)到這些實(shí)施例具有多種不同的實(shí)現(xiàn)方式，這些不同的實(shí)現(xiàn)方式屬于本發(fā)明的發(fā)明構(gòu)思范圍內(nèi)。因此，本領(lǐng)域任一普通技術(shù)人員對(duì)本發(fā)明作出的任何修改將不偏離后述的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1．一種用于在包括至少一個(gè)處理器的處理系統(tǒng)中傳送總線操作的方法，該方法包括步驟(a)由至少一個(gè)處理器發(fā)送多個(gè)排序的總線操作，其中多個(gè)總線操作包括第一總線操作和第二總線操作，其中第二總線操作在發(fā)送了第一總線操作之后接著被發(fā)送；(b)判斷至少一個(gè)處理器在發(fā)送第二總線操作之前是否已經(jīng)接收到第一總線操作的第一響應(yīng)，其中第一響應(yīng)指出第一總線操作能夠被傳送；以及(c)如果在發(fā)送第二總線操作之前，至少一個(gè)處理器已經(jīng)接收到對(duì)第一總線操作的第一響應(yīng)，那么提供一個(gè)伴隨于第二總線操作的信號(hào)，其中該信號(hào)指出處理器將不發(fā)送對(duì)第二總線操作的第二響應(yīng)，其中第二響應(yīng)表明第二總線操作應(yīng)當(dāng)被重發(fā)。
2．如權(quán)利要求1所述的方法，其特征在于多個(gè)總線操作是經(jīng)過(guò)嚴(yán)格排序的。
3．如權(quán)利要求1所述的方法，其特征在于總線操作為存儲(chǔ)操作。
4．如權(quán)利要求1所述的方法，其特征在于總線操作為禁止超高速緩存的存儲(chǔ)操作。
5．一種包含用于在至少包括一個(gè)處理器的處理系統(tǒng)中傳送總線操作的程序指令的計(jì)算機(jī)可讀介質(zhì)，程序指令包括步驟(a)由至少一個(gè)處理器發(fā)送多個(gè)排序的總線操作，其中多個(gè)總線操作包括第一總線操作和第二總線操作，其中第二總線操作在發(fā)送了第一總線操作之后接著被發(fā)送；(b)判斷至少一個(gè)處理器在發(fā)送第二總線操作之前是否已經(jīng)接收到對(duì)第一總線操作的第一響應(yīng)，其中第一響應(yīng)指出第一總線操作能夠被傳送；以及(c)如果在發(fā)送第二總線操作之前，至少一個(gè)處理器已經(jīng)接收到對(duì)第一總線操作的第一響應(yīng)，那么提供一個(gè)伴隨于第二總線操作的信號(hào)，其中該信號(hào)表明處理器將不發(fā)送對(duì)第二總線操作的第二響應(yīng)，其中第二響應(yīng)指出第二總線操作應(yīng)當(dāng)被重發(fā)。
6．一種用于在包括至少一個(gè)處理器的處理系統(tǒng)中傳送總線操作的系統(tǒng)，該系統(tǒng)包括(a)發(fā)送裝置，用于由至少一個(gè)處理器發(fā)送多個(gè)排序的總線操作，其中多個(gè)總線操作包括第一總線操作和第二總線操作，其中第二總線操作在發(fā)送了第一總線操作之后接著被發(fā)送；(b)判斷裝置，用于判斷至少一個(gè)處理器在發(fā)送第二總線操作之前是否已經(jīng)接收到對(duì)第一總線操作的第一響應(yīng)，其中第一響應(yīng)指出第一總線操作能夠被傳送，其中判斷裝置與發(fā)送裝置相連接；以及(c)提供裝置，用于如果在發(fā)送第二總線操作之前，至少一個(gè)處理器已經(jīng)接收到對(duì)第一總線操作的第一響應(yīng)，那么提供一個(gè)伴隨于第二總線操作的信號(hào)，其中該信號(hào)表明處理器將不發(fā)送對(duì)第二總線操作的第二響應(yīng)，其中第二響應(yīng)指出第二總線操作應(yīng)當(dāng)被重發(fā)，其中提供裝置與判斷裝置相連接。
7．一種用于在包括至少一個(gè)處理器的處理系統(tǒng)中傳送總線操作的方法，該方法包括步驟(a)由至少一個(gè)處理器發(fā)送多個(gè)排序的總線操作，其中多個(gè)總線操作包括第一總線操作和第二總線操作，其中第二總線操作在發(fā)送了第一總線操作之后接著被發(fā)送；(b)判斷至少一個(gè)處理器是否已經(jīng)接收到第一響應(yīng)，該第一響應(yīng)指出多個(gè)總線操作中的一個(gè)應(yīng)被重發(fā)；(c)如果第一響應(yīng)已被接收，就由至少一個(gè)處理器提供第二響應(yīng)，該第二響應(yīng)指出所發(fā)送的總線操作中的至少另一個(gè)應(yīng)被重發(fā)；(d)判斷在發(fā)送第二總線操作之前，至少一個(gè)處理器是否已經(jīng)接收到對(duì)第一總線操作的第三響應(yīng)，第三響應(yīng)指出第一總線操作能夠被傳送；以及(e)如果在發(fā)送第二總線操作之前，至少一個(gè)處理器已經(jīng)接收到對(duì)第一總線操作的響應(yīng)，那么提供一個(gè)伴隨于第二總線操作的信號(hào)，其中該信號(hào)指出至少一個(gè)處理器將不發(fā)送對(duì)第二總線操作的第二響應(yīng)。
8．一種包含用于在至少包括一個(gè)處理器的處理系統(tǒng)中傳送總線操作的程序指令的計(jì)算機(jī)可讀介質(zhì)，程序指令包括步驟(a)由至少一個(gè)處理器發(fā)送多個(gè)排序的總線操作，其中多個(gè)總線操作包括第一總線操作和第二總線操作，其中第二總線操作在發(fā)送了第一總線操作之后接著被發(fā)送；(b)判斷至少一個(gè)處理器是否已經(jīng)接收到第一響應(yīng)，該第一響應(yīng)指出多個(gè)總線操作中的一個(gè)應(yīng)被重發(fā)；(c)如果第一響應(yīng)已被接收，就由至少一個(gè)處理器提供第二響應(yīng)，該第二響應(yīng)指出所發(fā)送的總線操作中的至少另一個(gè)應(yīng)被重發(fā)；(d)判斷在發(fā)送第二總線操作之前，至少一個(gè)處理器是否已經(jīng)接收到對(duì)第一總線操作的第三響應(yīng)，第三響應(yīng)指出第一總線操作能夠被傳送；以及(e)如果在發(fā)送第二總線操作之前，至少一個(gè)處理器已經(jīng)接收到對(duì)第一總線操作的響應(yīng)，那么提供一個(gè)伴隨于第二總線操作的信號(hào)，其中該信號(hào)指出至少一個(gè)處理器將不發(fā)送對(duì)第二總線操作的第二響應(yīng)。
全文摘要
在多處理器系統(tǒng)中傳送總線操作的方法,包括:由至少一個(gè)處理器發(fā)送多個(gè)排序的總線操作;判斷至少一個(gè)處理器在發(fā)送第二總線操作之前是否已經(jīng)接收到對(duì)第一總線操作的第一響應(yīng),第一響應(yīng)指出第一總線操作能夠被傳送;如果在發(fā)送第二總線操作之前,至少一個(gè)處理器已經(jīng)接收到對(duì)第一總線操作的第一響應(yīng),那么提供一個(gè)伴隨于第二總線操作的信號(hào),該信號(hào)指出處理器將不發(fā)送對(duì)第二總線操作的第二響應(yīng),第二響應(yīng)指出第二總線操作應(yīng)當(dāng)被重發(fā)。
文檔編號(hào)G06F13/42GK1225477SQ9812347
公開(kāi)日1999年8月11日 申請(qǐng)日期1998年10月27日 優(yōu)先權(quán)日1997年10月31日
發(fā)明者杰里·唐·勒維斯, 約翰·斯蒂芬·杜德森, 拉維·庫(kù)瑪·阿里米利 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司