專利名稱:在連續(xù)系統(tǒng)時鐘周期的主存儲單元中用于半導(dǎo)體陣列尋址的設(shè)備和方法
本申請同下列在專利申請日就歸檔于美國專利和商標局的申請有關(guān)。
在一個數(shù)據(jù)處理系統(tǒng)的主存儲單元中，用于提供分配控制的設(shè)備和方法;美國專利申請?zhí)枮開;申請日期_由Paul J.Natusch;Eugene L.Yu;David C.Senerchia和Beverly A.Henry的申請;而作為小John F.Henry的資產(chǎn)的女遺產(chǎn)管理人Beverly A，Henry已故。
在一個數(shù)據(jù)處理系統(tǒng)中用于增加系統(tǒng)母線效用的設(shè)備和方法;美國專利申請?zhí)枮開;申請日期_由Paul J.Natuch;David C.Senerchia和Beverly A.Henry的申請。而作為小John.F.Henry的資產(chǎn)的女遺產(chǎn)管理人Beverly A，Henry已故。
在一個數(shù)據(jù)處理系統(tǒng)中用于響應(yīng)子系統(tǒng)間一個中止信號交換的設(shè)備和方法;美國專利號_;申請日_由Robert E.Stewart;James B.Keller;Paul J.Natusch;Eugene L.Yu和Beverly A.Henry的申請。而作為小John F.Henry的資產(chǎn)的女遺產(chǎn)管理人Beverly A.Henry已故。
1.發(fā)明領(lǐng)域本發(fā)明是關(guān)于數(shù)據(jù)處理系統(tǒng)，尤其同儲存許多組邏輯信號的主存儲單元陣列有關(guān)。存儲陣列一般用這樣的技術(shù)來實現(xiàn)，對于這種技術(shù)，處理一個邏輯信號組比執(zhí)行數(shù)據(jù)處理系統(tǒng)的剩余部分慢得多。特別是，當(dāng)期望在每一個時鐘周期上對一個不同的存儲單元陣列尋址時，地址信號組必須向存儲陣列施加比一個系統(tǒng)時鐘周期長得多的一個周期。
2.相關(guān)技術(shù)說明參考圖1，它表示一個典型的數(shù)據(jù)處理系統(tǒng)。這個數(shù)據(jù)系統(tǒng)至少包括一個中央處理單元10(或11)，至少一個輸入/輸出設(shè)備13(或14)，一個存儲單元15和聯(lián)接數(shù)據(jù)處理系統(tǒng)許多單元的系統(tǒng)母線19。中央處理單元按照軟件/或固件指令處理多組邏輯信號。欲處理的邏輯信號組，以及將要執(zhí)行的主程序，一般存儲在存儲單元15中，控制單元12能聯(lián)到中央處理單元，它包括啟動系統(tǒng)的設(shè)備和存儲的指令。在數(shù)據(jù)處理系統(tǒng)運行期間，控制單元12能起終端設(shè)備的作用。輸入/輸出單元對數(shù)據(jù)處理系統(tǒng)的其余部分，如對終端單元，大量的存儲單元，聯(lián)接單元以及聯(lián)接數(shù)據(jù)處理系統(tǒng)的其他單元提供接口。所有這些聯(lián)到系統(tǒng)母線的單元的詳細的功能同這些單元自動運行以及用系統(tǒng)母線將它們同數(shù)據(jù)處理單元或子系統(tǒng)的其余部分相互聯(lián)系起來相比較是并不重要的。
參考圖2，它表示在相關(guān)技術(shù)中發(fā)現(xiàn)的一個典型主存儲系統(tǒng)的方塊圖。主存儲器15包括一個同系統(tǒng)母線19交換信號的存儲接口單元21。存儲器接口單元聯(lián)到一條陣列母線，而陣列母線至少具有一個聯(lián)到那里的存儲陣列單元23到25。存儲陣列單元23到25由許多編成組的邏輯信號存儲單元所組成。這樣每一組存儲單元能夠用唯一的地址邏輯信號組進行存取。存儲器接口單元21包括用于在存儲陣列單元23到25和系統(tǒng)母線19之間的一個地址邏輯信號組識別的控制邏輯信號組交換的設(shè)備。存儲器接口單元21包括在系統(tǒng)上用來識別指向存儲單元的動作的設(shè)備，同時還包括用來將邏輯信號組返回到信號組發(fā)出請求的系統(tǒng)的設(shè)備。緩沖數(shù)據(jù)信號組，誤差校正以及控制信號的產(chǎn)生一般都在存儲器接口單元21中進行。
上面那種主存儲器結(jié)構(gòu)格式限制了能夠在主存儲子系統(tǒng)15中執(zhí)行的動作的數(shù)量，因為對于單一的動作必須在存儲接口單元21的控制單元的控制下進行。人們已經(jīng)感覺到需要用于能夠允許許多包括存儲器的同時發(fā)生操作的主存儲子系統(tǒng)的操作設(shè)備和方法。這種要求對于稱為“寫入通過”數(shù)據(jù)處理系統(tǒng)的計算機系統(tǒng)中是特別嚴格的。在這種系統(tǒng)中，來自數(shù)據(jù)處理系統(tǒng)的每一組數(shù)據(jù)信號立即被存儲或者寫入主存儲子系統(tǒng)。由這種數(shù)據(jù)處理系統(tǒng)引起的存儲動作能夠?qū)е滦阅艿慕档停窃谀撤N意義上，存儲子系統(tǒng)能適應(yīng)增加的動作。
本發(fā)明的一個目的在于提供一個改進的數(shù)據(jù)處理單元。
本發(fā)明進一步的目的在于提供一個用于數(shù)據(jù)處理系統(tǒng)的改進的主存儲器子系統(tǒng)。
本發(fā)明的另一目的在于在一個主存儲子系統(tǒng)中提供許多存儲單元陣列，每一個陣列可以獨立于其他存儲單元陣列進行操作。
本發(fā)明更進一步的目的在于提供一根陣列單元母線，在那里許多存儲單元陣列被聯(lián)到陣列單元母線，接口單元將陣列單元母線與系統(tǒng)母線相聯(lián)。
本發(fā)明還有另一目的在于提供這樣一種設(shè)備，它允許一個地址信號組供給許多時鐘周期而不遲延施加地址信號組的周期。
按照上述本發(fā)明，被達到的另一個目的是提供一個包括聯(lián)接每一陣列的主存儲子系統(tǒng)，以便加長一個地址信號組加到一個半導(dǎo)體陣列的地址輸入端的時間，即可完成上述的以及其他的目標。一個閂鎖緩沖存儲電路聯(lián)到施加信號的陣列母線和半導(dǎo)體陣列輸入端之間。緩沖存儲單元由采用一個陣列時鐘信號，一個短閂鎖信號和一個長閂鎖信號組合的一個邏輯“與”門所引起的信號進行控制。當(dāng)?shù)刂沸盘柦M有效以及本發(fā)明的輸入信號加到閂鎖式存儲單元時，所有上述三個信號狀態(tài)將保證閂鎖式緩沖存儲是清楚的。陣列時鐘信號保證緩沖存儲單元能夠接收從陣列母線加到緩沖存儲單元的地址信號。陣列時鐘信號在開始時保證閂鎖電路是關(guān)閉的。短閂鎖信號保證緩沖存儲單元(來自陣列母線的信號)的輸出信號與時鐘信號一致，但是超出周期的擴展由時鐘信號限定。最后，長閂鎖信號與短閂鎖信號的出現(xiàn)一致，但是緩沖存儲單元信號的閂鎖的擴展是為了有足夠長的時間保證地址信號加到陣列，以便有足夠的時間允許必不可少的動作發(fā)生。要求有三個信號，因為用于閂鎖緩沖存儲的信號是由相同的時鐘周期派生出來的，如同加到陣列端的地址信號那樣。當(dāng)以少三個信號完成所要求的閂鎖功能的附加邏輯時產(chǎn)生不確定性(或扭曲)，或者將縮短持續(xù)時間，或者不提供連續(xù)的閂鎖信號于緩沖存儲單元。
按照下列說明同時結(jié)合附圖將理解本發(fā)明的所有這些以及其他方面的特征。
附圖的簡要說明圖一為有采用本發(fā)明能力的一個數(shù)據(jù)處理系統(tǒng)的組成部分的方塊圖。
圖2為一般在有關(guān)數(shù)據(jù)處理系統(tǒng)中提供的一個主存儲單元的方塊圖。
圖3為根據(jù)本發(fā)明的一個主存儲單元的方塊圖。
圖4為同存儲單元陣列結(jié)合的設(shè)備的方塊圖，這個存儲單元陣列能提供一個地址到不同存儲陣列的每一個時鐘周期。
圖5為產(chǎn)生信號的時序圖，保證地址信號加到存儲單元陣列，以便有足夠的時間把準確的存取信號加到陣列中合適的位置。
最佳實施例的詳細說明1.附圖的詳細說明圖1和圖2業(yè)已參照現(xiàn)有技術(shù)的數(shù)據(jù)處理系統(tǒng)先前已被說明。
接著參照圖3，它表示按照本發(fā)明的主存儲子系統(tǒng)15的基本結(jié)構(gòu)，主存儲子系統(tǒng)15包括一個存儲接口單元40，把主存儲子系統(tǒng)聯(lián)接到系統(tǒng)母線19。聯(lián)接存儲接口單元40以便同存儲單元母線32交換信號。依次，存儲單元母線32同許多存儲盤交換邏輯信號組，存儲盤50作為說明存儲盤同主存儲子系統(tǒng)剩余部分之間關(guān)系的一個例子，每一個存儲盤包括一個盤接口單元51，它用存儲單元母線32交換邏輯信號。依次，盤接口單元51同陣列母線52交換多組邏輯信號，而多個存儲陣列53到54被聯(lián)接到陣列母線52上。
接著參照圖4，它表示用于產(chǎn)生閂鎖地址輸入緩沖器531所要求的三個信號的設(shè)備，以便有足夠的時間允許半導(dǎo)體陣列正確的操作。盤接口單元51具有施加于它的系統(tǒng)時鐘信號，盤選擇信號和陣列選擇信號。系統(tǒng)時鐘信號通常用來同步數(shù)據(jù)處理系統(tǒng)剩余部分的電子元部件，但是為了結(jié)合存儲陣列53和有關(guān)的邏輯電路使用它必須加以改進。系統(tǒng)時鐘信號對發(fā)射一耦合邏輯(ECL)是適當(dāng)?shù)?。對于加到ECL元部件的邏輯信號必須加以改進，以便適用于存儲陣列的元部件，后者，例如能用晶體管-晶體管邏輯(TTL)來實現(xiàn)。如圖5所說明的那樣，由于邏輯元件也卷入改進之中，信號和信號邏輯操作的改進將引起邏輯信號狀態(tài)改變的前后沿的不確定性(扭曲)。在邏輯電平接口單元41中，系統(tǒng)時鐘信號被轉(zhuǎn)換到與存儲陣列生產(chǎn)技術(shù)相配合的時鐘信號。然后它們被加到多個邏輯“與”門，其中之一表示在圖4中，如邏輯“與”門44。盤接口單元51對于在存儲盤50上的每一個陣列單元具有一個邏輯“與”門。
盤選擇和陣列選擇信號加到存儲盤50。盤選擇信號起動包括已加地址信號的存儲陣列單元53的特定的存儲盤50。陣列選擇信號識別在已加上地址信號的存儲盤50上的特定的存儲陣列單元53。盤選擇信號和陣列選擇信號一般是由總地址信號組派生出來的，所有這些總地址信號組的范圍指定一個存儲陣列單元53的一個具體位置。當(dāng)對存儲陣列單元53尋址時，陣列選擇信號和盤選擇信號由選擇邏輯單元42組合，對盤的每一個存儲陣列單元53提供一個陣列啟動信號。然后選擇邏輯單元42的輸出信號加到閂鎖信號單元43。閂鎖信號單元43分成兩個邏輯單元組，短閂鎖單元43a提供一個短閂鎖信號，而長閂鎖單元43b提供一個長閂鎖信號。長閂鎖信號，短閂鎖信號和陣列時鐘信號每一個都加到同所選擇的陣列單元53相聯(lián)結(jié)的邏輯“與”門44的輸入端。邏輯“與”門44的輸出信號加在閂鎖式緩沖存儲單元531的控制端。只要邏輯“與”門44的輸出信號處于低電平狀態(tài)。暫時存儲的地址信號(或閂鎖信號)就加到存儲單元存儲陣列53的地址輸入端。
接著參照圖5，它說明加到邏輯“與”門44上的信號和加到閂鎖式緩沖存儲單元531上的信號。陣列母線52上的地址信號是同圖上端波形來加以說明。在這個波形圖和其余的波形圖中已說明邏輯信號變化的不確定性或扭曲的情況，并已標明在圖中。用下一個波形說明陣列時鐘電路信號，而緊跟著的波形說明短閂鎖信號，再下一個說明長閂鎖信號，最后的波形說明邏輯“與”44的輸出信號，它是控制施加地址信號到存儲陣列單元53的地址輸入端的信號。
2.最佳實施例的操作再次參照圖3，主存儲器的結(jié)構(gòu)容許施加一個地址的每一個周期到一個不同的存儲陣列，對于許多時鐘周期，一個存儲陣列的動作一般包含將多個地址信號加到陣列。這樣，排列指定陣列的地址是為了使下一個按序的地址被分派到鄰接的陣列，從而在第二次訪問相同陣列之前，按序地址組將訪問每個存儲陣列，等等。這樣對于按序地址常見狀態(tài)，對包含許多時鐘周期的動作定時是有效的，而一般地不致影響數(shù)據(jù)處理系統(tǒng)的性能。
本發(fā)明使用一個類似于圖3說明的存儲子系統(tǒng)，其中，地址信號能加到系統(tǒng)母線的每個時鐘周期上。參照對于圖4和圖5所述的設(shè)備為的是選擇一個適當(dāng)?shù)牡刂沸盘柺┘佑谙嚓P(guān)聯(lián)陣列的每個時鐘周期。但是，一旦選定了一個陣列，地址信號必須加到陣列上，以供許多系統(tǒng)時鐘周期使用，即至少需要時間去執(zhí)行所要求的存儲器的操作。對圖5中的情況，已說明了由邏輯“與”門來的閂鎖(低電平)信號是這樣執(zhí)行的，就是陣列的時鐘信號的有效的非扭曲部分(也即低電平)與加到每個存儲陣列的地址信號的有效部分一致。因此，選擇的地址信號可以加到閂鎖式緩沖存儲單元531內(nèi)。為了產(chǎn)生存儲操作，要求比陣列時鐘信號有效時間還長的時間間隔。短閂鎖信號的有效(也即低電平)部分與陣列時鐘周期的有效(低電平)部分重迭，但是，也選擇存儲陣列。同樣地，長閂鎖信號的有效(也即低電平)部分與短的閂鎖信號重迭。當(dāng)這些信號重迭條件滿足時，則在一個給定的時間間隔內(nèi)，至少陣列時鐘，短閂鎖或長閂鎖信號中的一個是低電平。這樣，由邏輯“與”門44得到的輸出信號是低電平，并且對給定的時間間隔維持緩沖存儲電路處于閂鎖狀態(tài)，這是利用施加的地址信號的足夠的時間間隔。其理由是，例如，短閂鎖信號一般不既用于提供陣列時鐘信號重迭，又提供一個長時間間隔供閂鎖地址信號，要求實現(xiàn)更長的動作時間間隔的附加邏輯將引起附加的不確定性或扭曲，從而導(dǎo)致閂鎖地址信號一個可能的偶然的移動。
上面所述包含最佳實施例操作的圖解說明并不意味著限定本發(fā)明的范圍。該發(fā)明的范圍僅由以下的權(quán)利要求
所限定。根據(jù)以上說明，對于那些精通技術(shù)的亦或還擁有時代精神的人，將明顯地看到各種改型。
權(quán)利要求
1.供一個數(shù)據(jù)處理系統(tǒng)的一個存儲子系統(tǒng)之用的，用于保持施加地址信號到一個在所說的存儲子系統(tǒng)中的存儲陣列上的設(shè)備包括緩沖存儲裝置，當(dāng)輸入信號有效時，用于將一組信號加到所說的存儲器陣列輸入端；第一信號裝置，用于相對第一時間周期啟動所說的輸入信號，所說的第一時間周期至少部分地與把所說的信號組加到所說緩沖存儲裝置上的時間周期相一致；第二信號裝置，用于相對第二時間周期啟動所說輸入信號，所說的第二時間周期至少部分地與所說第一時間周期相一致；以及第三信號裝置，用于相對第三時間周期啟動所說輸入信號，所說第三時間周期至少部分地與所說第二時間周期相一致。
2.在權(quán)利要求
1的地址信號設(shè)備內(nèi)重迭周期包括與所說的重迭相關(guān)聯(lián)的有效信號的重迭。
3.供數(shù)據(jù)處理系統(tǒng)的存儲子系統(tǒng)使用的，為用于對許多半導(dǎo)體陣列提供地址信號的設(shè)備包括分配裝置，用于分配所說的地址信號;閂鎖裝置，當(dāng)?shù)谝粋€信號加到所說的閂鎖裝置上時，閂鎖裝置聯(lián)接到每一個所說陣列，用于由所說的分配裝置接收所說的地址信號。只要所說的第一個信號存在，所說的閂鎖裝置將所說的地址信號加到所說的聯(lián)接陣列上;以及信號裝置，用來自加到所說的聯(lián)接陣列的地址信號和系統(tǒng)時鐘信號提供所說的第一個信號，所說的第一個信號至少有一個予置的持續(xù)時間。
4.在權(quán)利要求
3的地址信號設(shè)備內(nèi)，所說的予置時間是為了處理信號所說地址信號必須加到所說陣列的一段時間。
專利摘要
一種用于選擇加到一存儲陣列的地址信號組，以及用于將地址信號加到存儲陣列，以便容許與完整的地址信號有關(guān)的動作的設(shè)備。該設(shè)備產(chǎn)生大量的控制一個閂鎖式緩沖存儲器單元的信號。第一個形成信號在地址信號加到系統(tǒng)母線期間保證控制閂鎖信號是有效的。第二個形成信號重迭第一個形成信號并將控制緩沖存儲單元的信號延長一個小量。第三個形成信號重迭第二個形成信號并將控制緩沖存儲器件的信號延長以提供利用存儲陣列所必要的時間周期。
文檔編號G06F12/06GK87101605SQ87101605
公開日1987年12月30日 申請日期1987年2月2日
發(fā)明者保羅·J·納塔施, 戴維·C·塞納奇亞, 貝弗利·A·享利 申請人:數(shù)字設(shè)備公司導(dǎo)出引文BiBTeX, EndNote, RefMan