專利名稱：支持多種傳輸邏輯總線的輸入輸出緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)據(jù)傳輸線，特別涉及一種連接于微處理器與芯片組之間的傳輸線。
電腦的微處理器，或中央處理器(CPU)通過芯片組(chipset)來與外界周邊進(jìn)行數(shù)據(jù)的傳輸與命令的溝通。芯片組上的輸入輸出腳通過數(shù)據(jù)傳輸邏輯總線連接到電腦主機(jī)板上的微處理器插槽，微處理器上的印刷電路基板插上主機(jī)板上的連接插槽，得以與芯片組之間進(jìn)行數(shù)據(jù)的傳輸。
目前應(yīng)用于微處理器的常見傳輸邏輯總線規(guī)格大致包括射擊傳輸線(Gunning Transceiver Logic，GTL+)總線以及高速傳輸線(High SpeedTransceiver Logic，HSTL)總線等。GTL+總線為英特爾(Intel)公司目前新一代微處理器所采用，用來與外界接口傳輸數(shù)據(jù)的標(biāo)準(zhǔn)規(guī)格，適用的微處理器包括奔騰級微處理器，如pentiumⅡ、PentiumⅢ、Pentium Pro與Socket 370等等。而HSTL總線為另一種微處理器所采用，用來與外界接口傳輸數(shù)據(jù)的標(biāo)準(zhǔn)規(guī)格。然而，因為GTL+與HSTL總線為兩種不同的規(guī)格，所以使用GTL+總線的微處理器系列與使用HSTL總線的微處理器系列便必須使用兩種不同的芯片組來控制微處理器。


圖1與圖2分別繪示使用GTL+總線與HSTL總線的微處理器與芯片組數(shù)據(jù)傳輸總線的連接示意圖。比較圖1與圖2可以發(fā)現(xiàn)兩種總線皆有以下的共同點(diǎn)端點(diǎn)電壓VTT皆為相同，如VTT=1.5V。參考電壓源VREF則大約為1.0V左右(當(dāng)VTT=1.5V)，即VREF=2/3*VTT或0.68*VTT。GTL+總線12與HSTL總線22皆使用相同尺寸的連接插槽(connector)14、24不同的微處理器16、26都有自己的印刷電路基板16a、26a，再藉由印刷電路基板16a、26a插上主機(jī)板10a、20a上的連接插槽14、24與芯片組10、20相連。
比較圖1與圖2可以發(fā)現(xiàn)其間的差異性在于傳輸線(transmission line)總線的結(jié)構(gòu)，GTL+與HSTL結(jié)構(gòu)。圖1所繪示的GTL+傳輸總線12結(jié)構(gòu)是由一個或兩個56歐姆的拉升(pull-up)電阻Rtt來拉升總線的電位，同時此電阻Rtt位于傳輸線端末，故具有終端(end-termination)電阻的特性，可用來防止信號回振(ring back)。圖2的HSTL結(jié)構(gòu)的傳輸總線22則由兩個100歐姆的拉升電阻Rtt來拉升傳輸邏輯總線的電位，此電阻并不做為終端電阻之用。此外，在圖2的HSTL傳輸總線22中接近芯片組20與微處理器26的輸入輸出(IO)端還分別包括一串聯(lián)電阻Rs，約22歐姆，其主要作為減少傳輸線的信號振動(damping)之用。
由上述可以得知，GTL+與HSTL總線為兩種不同的傳輸邏輯總線規(guī)格，不同的微處理器則采用不同的傳輸邏輯總線，而其所搭配的芯片組也就不相同。主機(jī)板上的芯片組通常為固定，如此一來使用者所能夠自選微處理器的種類便受到限制。
因此，設(shè)計出一種芯片組，使其能夠減少相異傳輸邏輯總線之間的差異性，芯片組便能夠支持不同的傳輸邏輯總線。再者，藉此使用者也可以自由地選擇所需要的微處理器。
本發(fā)明提出一種支持多種傳輸邏輯總線的輸入輸出緩沖器，其可以自動測得插于主機(jī)板插槽的微處理器種類，藉以調(diào)整芯片組的輸入輸出管腳的電阻組態(tài)，以適合不同微處理器所需的傳輸邏輯總線規(guī)格。
本發(fā)明提出一種支持多種傳輸邏輯總線的輸入輸出緩沖器，藉以調(diào)整芯片組的輸入輸出管腳的電阻組態(tài)，得以使用同一芯片組來搭配不同的微處理器。
本發(fā)明提出一種支持多種傳輸邏輯總線的輸入輸出緩沖器，其內(nèi)含可改善傳輸邏輯總線的信號回振效應(yīng)與降低功率消耗。
本發(fā)明提出一種支持多種傳輸邏輯總線的輸入輸出緩沖器，其簡述如下一種支持多種傳輸邏輯總線的輸入輸出緩沖器，輸入輸出緩沖器經(jīng)由傳輸線耦接到微處理器插槽。支持多種傳輸邏輯總線的輸入輸出緩沖器至少包括調(diào)制控制器；邏輯控制電路，用以接收一微處理器檢測信號；第一晶體管與第二晶體管，分別耦接于邏輯控制電路與輸入輸出緩沖器的輸入輸出焊盤之間，第一與第二晶體管由邏輯控制電路所控制；第一電阻裝置，耦接于一端點(diǎn)電壓源與第一晶體管之間，并且由調(diào)制控制器所控制；第二電阻裝置，耦接于端點(diǎn)電壓源與第二晶體管之間，并且接收一控制信號，以決定該第二電阻裝置的導(dǎo)通；緩沖器，耦接至輸入輸出焊盤，用以將來自輸入輸出焊盤的信號電壓與參考電壓比較，輸出一輸入電壓位準(zhǔn)信號給調(diào)制控制器，調(diào)制控制器依據(jù)輸入電壓位準(zhǔn)信號改變第一電阻裝置的阻值。
當(dāng)微處理器檢測信號為第一電平時，如邏輯1狀態(tài)，第一晶體管與第二電阻裝置為導(dǎo)通狀態(tài)，藉以使該傳輸線具有第一傳輸邏輯總線組態(tài)，如HSTL總線；當(dāng)微處理器檢測信號為第二電平時，如邏輯0狀態(tài)，第一、第二晶體管與第一電阻裝置為導(dǎo)通狀態(tài)，藉以使傳輸線具有第二傳輸邏輯總線組態(tài)，如GTL+總線。
藉此，可以自動測得插于主機(jī)板插槽的微處理器種類，藉以調(diào)整芯片組的輸入輸出管腳的電阻組態(tài)，以適合不同微處理器所需的傳輸邏輯總線規(guī)格。同時可以使用同一芯片組來搭配使用不同傳輸總線規(guī)格的相異微處理器。
為讓本發(fā)明的上述目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實施例，并配合附圖，作詳細(xì)說明如下附圖的簡單說明圖1繪示藉由GTL+傳輸邏輯總線結(jié)構(gòu)連接芯片組與微處理器之間的連結(jié)架構(gòu)示意圖；圖2繪示藉由HSTL傳輸邏輯總線結(jié)構(gòu)連接芯片組與微處理器之間的連結(jié)架構(gòu)示意圖；以及圖3繪示依據(jù)本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器、芯片組與微處理器之間的連結(jié)架構(gòu)示意圖；圖4繪示依據(jù)本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器的架構(gòu)示意圖；以及圖5繪示依據(jù)本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器中調(diào)制控制器與電阻裝置降低信號回振的輸出波形。
請參照圖3，其繪示利用本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器120，將主機(jī)板100上的芯片組110與微處理器模塊130之間藉由傳輸線102的連結(jié)示意圖。依據(jù)本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器120，如現(xiàn)有的作于主機(jī)板上的拉升電阻Rtt與串聯(lián)電阻Rs便可以省略，而可以達(dá)到支持GTL+或HSTL傳輸邏輯總線的功能。在整體的架構(gòu)上，在緩沖器120的外部與傳輸線102之間，也可以視實際情形再串接一電阻Rs。
如上所述，因為微處理器中作為數(shù)據(jù)傳輸?shù)墓苣_多達(dá)一百多只，拉升電阻Rtt與串聯(lián)電阻Rs省略，便可以省下主機(jī)板的制作成本與降低主機(jī)板上接線的復(fù)雜度。接著，便將詳述本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器是如何達(dá)到支持GTL+或HSTL傳輸邏輯總線的功能，而省下拉升電阻Rtt與串聯(lián)電阻Rs的制作布局。
請參考圖4，其繪示依據(jù)本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器的架構(gòu)示意圖。
本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器120，經(jīng)由傳輸線102接到微處理器插槽104，支持多種傳輸邏輯總線的輸入輸出緩沖器120至少包括調(diào)制控制器122；邏輯控制電路124，用以接收一微處理器檢測信號K7，當(dāng)微處理器模塊130藉由其上的印刷電路基板插于微處理器插槽104時，將自動產(chǎn)生一微處理器檢測信號K7給邏輯控制電路124，用以告知目前的微處理器種類；第一晶體管MN1與第二晶體管MN2，分別耦接于邏輯控制電路114與輸入輸出緩沖器的輸入輸出焊盤116，第一與第二晶體管MN1、MN2由邏輯控制電路112控制，并依據(jù)微處理器檢測信號K7來控制晶體管MN1與MN2的導(dǎo)通與否，第一與第二晶體管MN1、MN2可以NMOS晶體管來實施；第一電阻裝置PR1，耦接于一端點(diǎn)電壓源VTT與第一晶體管MN1之間，并且由調(diào)制控制器112控制其導(dǎo)通與否，端點(diǎn)電壓源VTT在此例中可以為1.5V，電阻裝置PR1可以由NMOS晶體管所構(gòu)成；第二電阻裝置RNU，位于端點(diǎn)電壓源VTT與第二晶體管MN2之間，并且接收一控制信號PU，其可以用來決定第二電阻裝置RNU的導(dǎo)通，電阻裝置RNU的等效阻值約為100歐姆左右，取決于所需的傳輸邏輯總線規(guī)格，電阻裝置RNU可以由PMOS或NMOS晶體管所構(gòu)成，或是由一電阻與一PMOS晶體管串接所構(gòu)成，此電阻的阻值可以約為80歐姆；緩沖器118，耦接至輸入輸出焊盤116，用以將來自輸入輸出焊盤116的信號電壓VIN與參考電壓VREF比較，輸出輸入電壓位準(zhǔn)信號V給調(diào)制控制器112，調(diào)制控制器112依據(jù)輸入電壓位準(zhǔn)信號V改變第一電阻裝置PR1的阻值。上述的電阻裝置PR1、RNU與晶體管MN1、MN2的阻值設(shè)計均可以依據(jù)實際的傳輸邏輯總線規(guī)格來加以設(shè)計。
當(dāng)微處理器檢測信號K7為第一電平時，例如邏輯1狀態(tài)，第一晶體管MN1與第二電阻裝置RNU為導(dǎo)通狀態(tài)，藉以使傳輸線102具有第一傳輸邏輯總線組態(tài)。假如RNU阻值設(shè)計約為100歐姆，而輸出的等效阻值為22歐姆時，則為一種HSTL規(guī)格的傳輸邏輯總線。當(dāng)微處理器檢測信號K7為第二電平時，例如邏輯0狀態(tài)，第一、第二晶體管MN1、MN2與第一電阻裝置PR1為導(dǎo)通狀態(tài)，藉以使傳輸線102具有第二傳輸邏輯總線組態(tài)，例如GTL+規(guī)格的傳輸邏輯總線。
以下在本實施例中，將以常被利用的GTL+與HSTL總線來做為說明例子。
參考圖4，當(dāng)使用HSTL傳輸邏輯總線的微處理器系列產(chǎn)品插入連接插槽104時，假設(shè)此時定義檢測的微處理器檢測信號K7為邏輯1狀態(tài)。依據(jù)此信號K7，使得電阻裝置RNU與晶體管MN1導(dǎo)通，成為緩沖器120中的主要工作元件。MN1導(dǎo)通時的等效電阻被設(shè)計成與圖2中的串聯(lián)電阻Rs與輸入輸出緩沖器的導(dǎo)通電阻的總和阻值相等，此時便可以將主機(jī)板上的Rs電阻省略。此外，電阻器RNU設(shè)計成接近100歐姆的電阻元件，做為拉升電阻之用。電阻器RNU在經(jīng)過適當(dāng)?shù)难a(bǔ)償后可以讓電阻值落在傳輸邏輯總線規(guī)格可接受的范圍之內(nèi)。藉此，便等效于圖2中的HSTL總線結(jié)構(gòu)，主機(jī)板上的拉升電阻Rtt與Rs便可以省略不制作。
參考圖4，當(dāng)使用GTL+傳輸邏輯總線的微處理器系列產(chǎn)品插入連接插槽104時，假設(shè)此時定義檢測的微處理器檢測信號K7為邏輯0狀態(tài)。依據(jù)此信號K7，使得電阻裝置PR1與晶體管MN1、MN2導(dǎo)通，成為緩沖器120中的主要工作元件。此時電阻裝置RNU則為關(guān)閉狀態(tài)。電阻裝置PR1與晶體管MN1、MN2的等效阻值可以設(shè)計成圖1的現(xiàn)有GTL+傳輸邏輯總線結(jié)構(gòu)。如此，便可以省去圖1中主機(jī)板上拉升兼終端電阻Rtt。
由上述可以得知，當(dāng)微處理機(jī)模塊130插入微處理器插槽104時，所產(chǎn)生的微處理器檢測信號K7會傳給輸入輸出緩沖器120的邏輯控制電路124，藉此得以判斷使用者所使用的微處理器種類。同時，輸入輸出緩沖器120會在電阻裝置PR1、RNU與晶體管MN1、MN2中選擇適當(dāng)?shù)脑韺?dǎo)通，以產(chǎn)生適合的傳輸邏輯總線組態(tài)。故本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器，至少可以支持兩種以上相異的傳輸邏輯總線。
圖4中的調(diào)制控制器122在選用使用GTL+傳輸邏輯總線的微處理器系列時也會開始動作，其用以改善接收GTL+傳輸邏輯總線信號的回振效應(yīng)以及減少功率消耗。
電阻裝置PR1可以使用PMOS晶體管所構(gòu)成。當(dāng)輸入輸出焊盤126的電壓為1.5V到1.0V之間，由調(diào)制控制器122輸出0V使得電阻PR1完全導(dǎo)通，維持電阻值為100Ω到200Ω，當(dāng)輸入輸出焊盤126逐漸下降到1.0V以下，使得做為電阻PR1的PMOS晶體管的柵極電壓逐漸慢慢上升，可視為等效電阻提高阻值，直到五至十納秒后，做為電阻PR1的PMOS晶體管才完全不導(dǎo)通。
利用電阻PR1這種主動式關(guān)閉特性，對回振效應(yīng)能夠有效降低到0.4V以下，如圖5所繪示本發(fā)明在GTL+組態(tài)下輸入輸出緩沖器120所輸出波形，在回振效應(yīng)下，第一反彈點(diǎn)A的電壓(0.4V)已經(jīng)非常接近穩(wěn)態(tài)電壓VOL(0.2V)。
綜上所述，利用本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器，來作為芯片組與微處理器之間藉由傳輸線的連結(jié)，與現(xiàn)有技術(shù)相比至少具有以下的功效與優(yōu)點(diǎn)利用本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器，可以自動測得插于主機(jī)板插槽的微處理器種類，藉以調(diào)整芯片組的輸入輸出管腳的電阻組態(tài)，以適合不同微處理器所需的傳輸邏輯總線規(guī)格。
利用本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器，藉以調(diào)整芯片組的輸入輸出管腳的電阻組態(tài)，得以使用同一芯片組來搭配不同的微處理器。
本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器，其支持使用不同規(guī)格傳輸邏輯總線的微處理器，使主機(jī)板的設(shè)計與生產(chǎn)不需要分別為不同的微處理器投入研發(fā)人力與時間。
本發(fā)明的支持多種傳輸邏輯總線的輸入輸出緩沖器，因為等效于拉升電阻、終端電阻與串聯(lián)電阻等的組件形成于芯片組內(nèi)的輸入輸出緩沖器，因此可以省下現(xiàn)有在主機(jī)板上所裝設(shè)的大量電阻，使主機(jī)板的布局設(shè)計可以更加簡化，同時也可以降低成本。
綜上所述，雖然本發(fā)明已以較佳實施例公開如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求書所界定者為準(zhǔn)。
權(quán)利要求
1．一種支持多種傳輸邏輯總線的輸入輸出緩沖器，該輸入輸出緩沖器經(jīng)由一傳輸線耦接到一微處理器插槽，該支持多種傳輸邏輯總線的輸入輸出緩沖器包括一調(diào)制控制器；一邏輯控制電路，用以接收一微處理器檢測信號；一第一晶體管與一第二晶體管，分別耦接于該邏輯控制電路與該輸入輸出緩沖器的一輸入輸出焊盤之間，該第一與該第二晶體管由該邏輯控制電路所控制；一第一電阻裝置，耦接于一端點(diǎn)電壓源與該第一晶體管之間，并且由該調(diào)制控制器所控制；一第二電阻裝置，耦接于該端點(diǎn)電壓源與該第二晶體管之間，并且接收一控制信號，以決定該第二電阻裝置的導(dǎo)通；以及一緩沖器，耦接至該輸入輸出焊盤，用以將來自該輸入輸出焊盤的一信號電壓與一參考電壓比較，輸出一電壓位準(zhǔn)信號給該調(diào)制控制器，該調(diào)制控制器依據(jù)該輸入電壓位準(zhǔn)信號改變該第一電阻裝置的阻值；其中當(dāng)該微處理器檢測信號為第一電平時，該第一晶體管與該第二電阻裝置為導(dǎo)通狀態(tài)，藉以使該傳輸線具有第一傳輸邏輯總線組態(tài)，當(dāng)該微處理器檢測信號為第二電平時，該第一、該第二晶體管與該第一電阻裝置為導(dǎo)通狀態(tài)，藉以使該傳輸線具有第二傳輸邏輯總線組態(tài)。
2．如權(quán)利要求1所述的支持多種傳輸邏輯總線的輸入輸出緩沖器，其中該第一與該第二晶體管由NMOS晶體管所構(gòu)成。
3．如權(quán)利要求1所述的支持多種傳輸邏輯總線的輸入輸出緩沖器，其中該第二電阻裝置的等效阻值約100歐姆。
4．如權(quán)利要求1所述的支持多種傳輸邏輯總線的輸入輸出緩沖器，其中該第二電阻裝置由NMOS晶體管構(gòu)成。
5．如權(quán)利要求1所述的支持多種傳輸邏輯總線的輸入輸出緩沖器，其中該第二電阻裝置由一電阻與一PMOS晶體管構(gòu)成。
6．如權(quán)利要求5所述的支持多種傳輸邏輯總線的輸入輸出緩沖器，其中該電阻的阻值約80歐姆。
7．如權(quán)利要求1所述的支持多種傳輸邏輯總線的輸入輸出緩沖器，其中該端點(diǎn)電壓源約1.5伏特。
8．如權(quán)利要求6所述的支持多種傳輸邏輯總線的輸入輸出緩沖器，其中該參考電壓約1.0伏特。
9．如權(quán)利要求1所述的支持多種傳輸邏輯總線的輸入輸出緩沖器，其中該微處理器檢測信號為邏輯1狀態(tài)，且該第一傳輸邏輯總線組態(tài)包括高速傳輸線(HSTL)總線組態(tài)。
10．如權(quán)利要求9所述的支持多種傳輸邏輯總線的輸入輸出緩沖器，其中該微處理器檢測信號為邏輯0狀態(tài)，且該第二傳輸邏輯總線組態(tài)包括射擊傳輸線(GTL+)總線組態(tài)。
11．一種主機(jī)板結(jié)構(gòu)，至少包括一微處理器插槽，用以插入一微處理器，當(dāng)該微處理器插入該微處理器插槽時，產(chǎn)生一微處理器檢測信號；一芯片組，至少具有一輸入輸出緩沖器，該輸入輸出緩沖器接收該微處理器檢測信號，產(chǎn)生對應(yīng)該微處理器的一傳輸邏輯總線組態(tài)；以及一傳輸線結(jié)構(gòu)，用以耦接該芯片組的該輸入輸出緩沖器與該微處理器插槽。
12．如權(quán)利要求11所述的主機(jī)板結(jié)構(gòu)，其中該輸入輸出緩沖器還包括一調(diào)制控制器；一邏輯控制電路，用以接收該微處理器檢測信號；一第一晶體管與一第二晶體管，分別耦接于該邏輯控制電路與該輸入輸出緩沖器的一輸入輸出焊盤之間，該第一與該第二晶體管由該邏輯控制電路所控制；一第一電阻裝置，耦接于一端點(diǎn)電壓源與該第一晶體管之間，并且由該調(diào)制控制器所控制；一第二電阻裝置，耦接于該端點(diǎn)電壓源與該第二晶體管之間，并且接收一控制信號，以決定該第二電阻裝置的導(dǎo)通；以及一緩沖器，耦接至該輸入輸出焊盤，用以將來自該輸入輸出焊盤的一信號電壓與一參考電壓比較，輸出一電壓位準(zhǔn)信號給該調(diào)制控制器，該調(diào)制控制器依據(jù)該輸入電壓位準(zhǔn)信號改變該第一電阻裝置的阻值；其中當(dāng)該微處理器檢測信號為第一電平時，該第一晶體管與該第二電阻裝置為導(dǎo)通狀態(tài)，藉以使該傳輸線具有第一傳輸邏輯總線組態(tài)，當(dāng)該微處理器檢測信號為第二電平時，該第一、該第二晶體管與該第一電阻裝置為導(dǎo)通狀態(tài)，藉以使該傳輸線具有第二傳輸邏輯總線組態(tài)。
13．如權(quán)利要求12所述的主機(jī)板結(jié)構(gòu)，其中該第一與該第二晶體管由NMOS晶體管所構(gòu)成。
14．如權(quán)利要求12所述的主機(jī)板結(jié)構(gòu)，其中該第二電阻裝置的等效阻值約100歐姆。
15．如權(quán)利要求12所述的主機(jī)板結(jié)構(gòu)，其中該第一與第二電阻裝置由PMOS與NMOS晶體管兩者擇一所構(gòu)成。
16．如權(quán)利要求12所述的支持多種傳輸邏輯總線的輸入輸出緩沖器，其中該端點(diǎn)電壓源約1.5伏特。
17．如權(quán)利要求16所述的支持多種傳輸邏輯總線的輸入輸出緩沖器，其中該參考電壓約1.0伏特。
18．如權(quán)利要求12所述的支持多種傳輸邏輯總線的輸入輸出緩沖器，其中該微處理器檢測信號為邏輯1狀態(tài)，且該第一傳輸邏輯總線組態(tài)包括高速傳輸邏輯(HSTL)總線組態(tài)。
19．如權(quán)利要求18所述的支持多種傳輸邏輯總線的輸入輸出緩沖器，其中該微處理器檢測信號為邏輯0狀態(tài)，且該第二傳輸邏輯總線組態(tài)包括射擊傳輸邏輯(GTL+)總線組態(tài)。
全文摘要
一種支持多種傳輸邏輯總線的輸入輸出緩沖器,至少具有:調(diào)制控制器、邏輯控制電路、第一與第二晶體管以及第一與第二電阻裝置。邏輯控制電路接收一微處理器檢測信號,以決定微處理器的種類,并依據(jù)此信號在第一與第二晶體管以及第一與第二電阻裝置來選擇適當(dāng)?shù)脑?dǎo)通。藉此達(dá)成適用于微處理器的傳輸邏輯總線組態(tài)。以單一芯片組便可以支持使用不同傳輸邏輯總線的各種微處理器,進(jìn)而達(dá)到共用主機(jī)板的功能。
文檔編號G06F1/16GK1296203SQ9912431
公開日2001年5月23日 申請日期1999年11月15日 優(yōu)先權(quán)日1999年11月15日
發(fā)明者黃金城, 張乃舜, 廖元滄 申請人:威盛電子股份有限公司