用于fpga驗(yàn)證平臺(tái)的時(shí)鐘電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及時(shí)鐘電路領(lǐng)域，具體涉及用于FPGA驗(yàn)證平臺(tái)的時(shí)鐘電路。
【背景技術(shù)】
[0002]PON(Passive Optical Network，無(wú)源光纖網(wǎng)絡(luò))系統(tǒng)主要由 OLT (Optical LineTerminal，光線路終端)、ONU(Optical Network Unit，光網(wǎng)絡(luò)單元)和 ODN(OpticalDistribut1n Network，光分配網(wǎng)絡(luò))組成，通常采用點(diǎn)到多點(diǎn)的樹(shù)型拓?fù)浣Y(jié)構(gòu)。最常見(jiàn)的PON 系統(tǒng)有:XG-P0N(10-Gigabit_capable Passive Optical Network，10 吉比特以太網(wǎng)無(wú)源光網(wǎng)絡(luò))系統(tǒng)、10G EPON(Ethernet Passive Optical Network，以太網(wǎng)無(wú)源光網(wǎng)絡(luò))系統(tǒng)和GPON(Gigabit-CapabIe Ρ0Ν，吉比特以太網(wǎng)無(wú)源光網(wǎng)絡(luò))系統(tǒng)。
[0003]對(duì)于XG-PON系統(tǒng)，上下行速率參數(shù)定義如下:9.95328Gbit/s下行，2.48832Gbit/S上行。
[0004]對(duì)于10G EPON系統(tǒng)，上下行速率參數(shù)定義如下:
[0005](I)對(duì)稱 10G EPON 定義的線路速率等級(jí)為:10.3125Gbit/s 下行；10.3125Gbit/s上行；
[0006](2)非對(duì)稱10G EPON定義的線路速率等級(jí)為:10.3125Gbit/s下行；1.25Gbit/s上行。
[0007]對(duì)于GPON系統(tǒng)，目前普遍使用的上下行速率參數(shù)定義如下:2.48832Gbit/s下行；1.24416Gbit/s 上行。
[0008]由于XG-P0N、對(duì)稱10G ΕΡ0Ν、非對(duì)稱10G EPON和GPON這4種PON系統(tǒng)的速率不同，所需的時(shí)鐘頻率也不同，因此，對(duì)上述4種不同速率的PON系統(tǒng)進(jìn)行開(kāi)發(fā)時(shí)，需要分別設(shè)計(jì)4種不同的硬件驗(yàn)證平臺(tái)，導(dǎo)致技術(shù)開(kāi)發(fā)中的硬件成本和人力成本均較高，而且需要耗費(fèi)較長(zhǎng)的開(kāi)發(fā)時(shí)間。

【發(fā)明內(nèi)容】

[0009]本發(fā)明所要解決的技術(shù)問(wèn)題是解決由于多種PON系統(tǒng)的速率不同，所需的時(shí)鐘頻率也不同，導(dǎo)致技術(shù)開(kāi)發(fā)中的硬件成本和人力成本均較高，而且需要耗費(fèi)較長(zhǎng)開(kāi)發(fā)時(shí)間的問(wèn)題。
[0010]為了解決上述技術(shù)問(wèn)題，本發(fā)明所采用的技術(shù)方案是提供一種用于FPGA驗(yàn)證平臺(tái)的時(shí)鐘電路，包括FPGA、10G PHY芯片、時(shí)鐘緩沖器和時(shí)鐘驅(qū)動(dòng)器，
[0011]FPGA輸出的線路恢復(fù)時(shí)鐘經(jīng)過(guò)第一時(shí)鐘緩沖器分為兩路，一路時(shí)鐘通過(guò)第一 PLL變換頻率成時(shí)鐘g和時(shí)鐘h，另一路時(shí)鐘為時(shí)鐘d，時(shí)鐘d通過(guò)第二 PLL變換頻率成PON 口上行方向的SerDes參考時(shí)鐘η和PON 口上行方向的SerDes參考時(shí)鐘o，PON 口上行方向的SerDes參考時(shí)鐘η用于XG-PON系統(tǒng)、GPON系統(tǒng)和對(duì)稱10G EPON系統(tǒng)，PON 口上行方向的SerDes參考時(shí)鐘ο用于非對(duì)稱10G EPON系統(tǒng)；
[0012]時(shí)鐘g經(jīng)過(guò)第二時(shí)鐘緩沖器分為時(shí)鐘r和時(shí)鐘b，時(shí)鐘r為GPON系統(tǒng)的業(yè)務(wù)端口SGMII的SerDes參考時(shí)鐘，時(shí)鐘b為FPGA的參考時(shí)鐘；
[0013]時(shí)鐘h經(jīng)過(guò)第三時(shí)鐘緩沖器分為1G PHY芯片的XEXTCLK參考時(shí)鐘和時(shí)鐘S，時(shí)鐘s為XG-PON系統(tǒng)和1G EPON系統(tǒng)的業(yè)務(wù)端口 XAUI的SerDes參考時(shí)鐘；
[0014]FPGA的PON邏輯時(shí)鐘a、PON 口下行方向的SerDes參考時(shí)鐘j、時(shí)鐘w以及1GPHY芯片的PEXTCLK參考時(shí)鐘均由時(shí)鐘驅(qū)動(dòng)器提供，時(shí)鐘w通過(guò)第三PLL變換頻率成PON 口下行方向的SerDes參考時(shí)鐘k。
[0015]在上述技術(shù)方案中，當(dāng)用于所述XG-PON系統(tǒng)和所述GPON系統(tǒng)時(shí)，所述FPGA輸出的線路恢復(fù)時(shí)鐘為155.52MHz ;當(dāng)用于所述1G EPON系統(tǒng)時(shí)，所述線路恢復(fù)時(shí)鐘為161.13MHz ο
[0016]在上述技術(shù)方案中，所述PON 口下行方向的SerDes參考時(shí)鐘j為155.52MHz，用于所述XG-PON系統(tǒng)和所述GPON系統(tǒng)；所述PON 口下行方向的SerDes參考時(shí)鐘k為103.125MHz，用于所述 1G EPON 系統(tǒng)。
[0017]在上述技術(shù)方案中，所述1G EPON系統(tǒng)包括所述對(duì)稱1G EPON系統(tǒng)和所述非對(duì)稱1G EPON系統(tǒng)。
[0018]本發(fā)明，通過(guò)在時(shí)鐘電路中配置時(shí)鐘緩沖器和時(shí)鐘驅(qū)動(dòng)器，通過(guò)FPGA芯片使時(shí)鐘電路能夠自動(dòng)適配XG-PON系統(tǒng)、對(duì)稱1G EPON系統(tǒng)、非對(duì)稱1G EPON系統(tǒng)和GPON系統(tǒng)這4種不同的PON系統(tǒng)，顯著的降低了技術(shù)開(kāi)發(fā)中的硬件成本和人力成本，有效的縮短了開(kāi)發(fā)時(shí)間。
【附圖說(shuō)明】
[0019]圖1為本發(fā)明實(shí)施例提供的用于FPGA驗(yàn)證平臺(tái)的時(shí)鐘電路的結(jié)構(gòu)框圖。
【具體實(shí)施方式】
[0020]下面結(jié)合說(shuō)明書(shū)附圖和【具體實(shí)施方式】對(duì)本發(fā)明做出詳細(xì)的說(shuō)明。
[0021]本發(fā)明實(shí)施例提供了一種用于FPGA驗(yàn)證平臺(tái)的時(shí)鐘電路，F(xiàn)PGA驗(yàn)證平臺(tái)只通過(guò)FPGA芯片便可以驗(yàn)證XG-PON系統(tǒng)、對(duì)稱1G EPON系統(tǒng)、非對(duì)稱1G EPON系統(tǒng)和GPON系統(tǒng)這4種不同的PON系統(tǒng)，該時(shí)鐘電路的結(jié)構(gòu)框圖如圖1所示。
[0022]從【背景技術(shù)】中列舉的四種PON系統(tǒng)的上下行速率來(lái)看，下行速率有三個(gè)不同的速率等級(jí)，即 9.95328Gbit/s(XG-P0N 系統(tǒng))、10.3125Gbit/s(對(duì)稱 1G EPON 和非對(duì)稱 1GEPON 系統(tǒng))和 2.48832Gbit/s (GP0N 系統(tǒng))，但 9.95328Gbit/s 和 2.48832Gbit/s 有明顯的倍數(shù)關(guān)系，因此需要兩種不同的PON 口下行方向的SerDes (SERializer/DESerializer,串并化器)參考時(shí)鐘；上行速率有四個(gè)不同的速率等級(jí)，即2.48832Gbit/s (XG-P0N系統(tǒng))、10.3125Gbit/s (對(duì)稱 1G EPON 系統(tǒng))、1.25Gbit/s (非對(duì)稱 1G EPON 系統(tǒng))和
1.24416Gbit/s(GP0N 系統(tǒng))，但 2.48832Gbit/s 和 1.24416Gbit/s 有明顯的倍數(shù)關(guān)系，因此需要三種不同的PON 口上行方向的SerDes參考時(shí)鐘。
[0023]XG-PON系統(tǒng)和1G EPON系統(tǒng)(對(duì)稱1G EPON系統(tǒng)和非對(duì)稱1G EPON系統(tǒng))的業(yè)務(wù)端口為 XAUI (1Gigabit Ethernet Attachment Unit Interface，10 千兆比特以太網(wǎng)連接單元接口)，上下行的速率均為10.3125Gbit/s，需要156.25MHz的SerDes參考時(shí)鐘，且要求與對(duì)應(yīng)的PON 口上行(發(fā)送)方向SerDes的參考時(shí)鐘同源。
[0024]GPON系統(tǒng)的業(yè)務(wù)端口為SGMII (Serial Gigabit Media Independent Interface,串行吉比特媒體獨(dú)立接口)，上下行速率均為1.25Gbit/s，需要125MHz的SerDes參考時(shí)鐘，且要求與對(duì)應(yīng)的PON 口上行方向的SerDes參考時(shí)鐘同源。
[0025]此夕卜，F(xiàn)PGA的內(nèi)部邏輯還需要一個(gè)125MHz的參考時(shí)鐘和一個(gè)155.52MHz的PON邏輯時(shí)鐘。
[0026]為了滿足上述時(shí)鐘需求，時(shí)鐘電路采用了 FPGAUOG PHY芯片、時(shí)鐘緩沖器、PLL(Phase Locked Loop，鎖相環(huán))和Clock driver (時(shí)鐘驅(qū)動(dòng)器)的構(gòu)架，整個(gè)時(shí)鐘電路的結(jié)構(gòu)框圖如圖1所示。
[0027]FPGA內(nèi)部邏輯所需的155.52MHz PON邏輯時(shí)鐘a、155.52MHz PON 口下行(接收)方向的SerDes參考時(shí)鐘j、155.52MHz時(shí)鐘w以及1G PHY芯片的155.52MHz PEXTCLK參考時(shí)鐘均由一個(gè)時(shí)鐘驅(qū)動(dòng)器提供，該時(shí)鐘驅(qū)動(dòng)器的型號(hào)為MC100LVEP111，時(shí)鐘的來(lái)源是一個(gè)頻率為155.52MHz的本地差分晶振。
[0028]155.52MHz時(shí)鐘w通過(guò)第三PLL變換頻率成103.125MHz PON 口下行方向的SerDes參考時(shí)鐘k，這樣155.52MHz PON邏輯時(shí)鐘a、155.52MHz PON 口下行方向的SerDes參考時(shí)鐘j和103.125MHz PON 口下行方向的SerDes參考時(shí)鐘k便同源了，155.52MHz PON 口下行方向的SerDes參考時(shí)鐘j用于XG-P0N系統(tǒng)和GPON系統(tǒng)，103.125MHz PON 口下行方向的SerDes參考時(shí)鐘k用于1G EPON系統(tǒng)。
[0029]當(dāng)該時(shí)鐘電路用于XG-PON系統(tǒng)和GPON系統(tǒng)時(shí)，F(xiàn)PGA輸出的線路恢復(fù)時(shí)鐘為155.52MHz，當(dāng)用于對(duì)稱1G EPON系統(tǒng)和非對(duì)稱1G EPON系統(tǒng)時(shí)，該線路恢復(fù)時(shí)鐘為161.13MHz ο
[0030]由于業(yè)務(wù)端口 XAUI和SGMII的參考時(shí)鐘需要與對(duì)應(yīng)的PON 口上行方向的SerDes參考時(shí)鐘同源，所以FPGA輸出的線路恢復(fù)時(shí)鐘經(jīng)過(guò)第一時(shí)鐘緩沖器分為兩路時(shí)鐘，一路時(shí)鐘通過(guò)第一 PLL變換頻率成125MHz時(shí)鐘g和156.25MHz時(shí)鐘h，另一路時(shí)鐘為時(shí)鐘d，時(shí)鐘d通過(guò)第二 PLL變換頻率成155.52MHz&103.125MHzP0N 口上行方向的SerDes參考時(shí)鐘η和125ΜΗζΡ0Ν 口上行方向的SerDes參考時(shí)鐘O。其中，155.52MHz對(duì)應(yīng)的速率為2.48832Gbit/s(XG-P0N 系統(tǒng))和 1.24416Gbit/s(GP0N 系統(tǒng))，103.125MHz 對(duì)應(yīng)的速率為 10.3125Gbit/s (對(duì)稱1G EPON系統(tǒng))，125MHz對(duì)應(yīng)的速率為1.25Gbit/s (非對(duì)稱1G EPON系統(tǒng))。
[0031]125MHz時(shí)鐘g經(jīng)過(guò)第二時(shí)鐘緩沖器分為125MHz時(shí)鐘r和125MHz時(shí)鐘b, 125MHz時(shí)鐘r為SGMII的SerDes參考時(shí)鐘，125MHz時(shí)鐘b為FPGA的參考時(shí)鐘；156.25MHz時(shí)鐘h經(jīng)過(guò)第三時(shí)鐘緩沖器分為1G PHY芯片的156.25MHz XEXTCLK參考時(shí)鐘和156.25MHz時(shí)鐘S，時(shí)鐘s為XAUI的SerDes參考時(shí)鐘。
[0032]本發(fā)明不局限于上述最佳實(shí)施方式，任何人應(yīng)該得知在本發(fā)明的啟示下作出的結(jié)構(gòu)變化，凡是與本發(fā)明具有相同或相近的技術(shù)方案，均落入本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.用于FPGA驗(yàn)證平臺(tái)的時(shí)鐘電路，包括FPGA和1GPHY芯片，其特征在于，還包括時(shí)鐘緩沖器和時(shí)鐘驅(qū)動(dòng)器， FPGA輸出的線路恢復(fù)時(shí)鐘經(jīng)過(guò)第一時(shí)鐘緩沖器分為兩路，一路時(shí)鐘通過(guò)第一 PLL變換頻率成時(shí)鐘g和時(shí)鐘h，另一路時(shí)鐘為時(shí)鐘d，時(shí)鐘d通過(guò)第二 PLL變換頻率成PON 口上行方向的SerDes參考時(shí)鐘η和PON 口上行方向的SerDes參考時(shí)鐘o，PON 口上行方向的SerDes參考時(shí)鐘η用于XG-PON系統(tǒng)、GPON系統(tǒng)和對(duì)稱1G EPON系統(tǒng)，PON 口上行方向的SerDes參考時(shí)鐘ο用于非對(duì)稱1G EPON系統(tǒng)； 時(shí)鐘g經(jīng)過(guò)第二時(shí)鐘緩沖器分為時(shí)鐘r和時(shí)鐘b，時(shí)鐘r為GPON系統(tǒng)的業(yè)務(wù)端口 SGMII的SerDes參考時(shí)鐘，時(shí)鐘b為FPGA的參考時(shí)鐘； 時(shí)鐘h經(jīng)過(guò)第三時(shí)鐘緩沖器分為1G PHY芯片的XEXTCLK參考時(shí)鐘和時(shí)鐘S，時(shí)鐘s為XG-PON系統(tǒng)和1G EPON系統(tǒng)的業(yè)務(wù)端口 XAUI的SerDes參考時(shí)鐘； FPGA的PON邏輯時(shí)鐘a、PON 口下行方向的SerDes參考時(shí)鐘j、時(shí)鐘w以及1G PHY芯片的PEXTCLK參考時(shí)鐘均由時(shí)鐘驅(qū)動(dòng)器提供，時(shí)鐘w通過(guò)第三PLL變換頻率成PON 口下行方向的SerDes參考時(shí)鐘k。2.如權(quán)利要求1所述的用于FPGA驗(yàn)證平臺(tái)的時(shí)鐘電路，其特征在于，當(dāng)用于所述XG-PON系統(tǒng)和所述GPON系統(tǒng)時(shí)，所述FPGA輸出的線路恢復(fù)時(shí)鐘為155.52MHz ;當(dāng)用于所述1G EPON系統(tǒng)時(shí)，所述線路恢復(fù)時(shí)鐘為161.13MHz。3.如權(quán)利要求1所述的用于FPGA驗(yàn)證平臺(tái)的時(shí)鐘電路，其特征在于，所述PON口下行方向的SerDes參考時(shí)鐘j為155.52MHz，用于所述XG-PON系統(tǒng)和所述GPON系統(tǒng)；所述PON口下行方向的SerDes參考時(shí)鐘k為103.125MHz，用于所述1G EPON系統(tǒng)。4.如權(quán)利要求1所述的用于FPGA驗(yàn)證平臺(tái)的時(shí)鐘電路，其特征在于，所述1GEPON系統(tǒng)包括所述對(duì)稱1G EPON系統(tǒng)和所述非對(duì)稱1G EPON系統(tǒng)。
【專利摘要】本發(fā)明公開(kāi)了一種用于FPGA驗(yàn)證平臺(tái)的時(shí)鐘電路，包括FPGA和10G？PHY芯片，還包括時(shí)鐘緩沖器和時(shí)鐘驅(qū)動(dòng)器，線路恢復(fù)時(shí)鐘經(jīng)過(guò)第一時(shí)鐘緩沖器分為兩路，一路通過(guò)第一PLL變換成時(shí)鐘g和時(shí)鐘h,另一路為時(shí)鐘d,時(shí)鐘d通過(guò)第二PLL變換成PON口上行方向的參考時(shí)鐘；時(shí)鐘g經(jīng)第二時(shí)鐘緩沖器分為時(shí)鐘r和時(shí)鐘b，時(shí)鐘r為SGMII的參考時(shí)鐘，時(shí)鐘b為FPGA的參考時(shí)鐘；時(shí)鐘h經(jīng)第三時(shí)鐘緩沖器分為XEXTCLK參考時(shí)鐘和時(shí)鐘s,時(shí)鐘s為XAUI的參考時(shí)鐘；PON邏輯時(shí)鐘a、PON口下行方向的參考時(shí)鐘j、時(shí)鐘w以及PEXTCLK參考時(shí)鐘均由時(shí)鐘驅(qū)動(dòng)器提供；時(shí)鐘w通過(guò)第三PLL變換成PON口下行方向的參考時(shí)鐘k。本發(fā)明顯著降低了技術(shù)開(kāi)發(fā)中的硬件成本和人力成本，有效的縮短了開(kāi)發(fā)時(shí)間。
【IPC分類(lèi)】H03L7/08, G06F1/08
【公開(kāi)號(hào)】CN105138070
【申請(qǐng)?zhí)枴緾N201510622184
【發(fā)明人】黃元波, 李恒
【申請(qǐng)人】烽火通信科技股份有限公司
【公開(kāi)日】2015年12月9日
【申請(qǐng)日】2015年9月25日