一種邏輯分析儀的fifo控制電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于存儲器技術(shù)，具體涉及一種邏輯分析儀的FIFO控制電路。
【背景技術(shù)】
[0002]觸發(fā)功能是判斷邏輯分析儀性能的一個重要指標(biāo)，在邏輯分析儀中，觸發(fā)用來在數(shù)據(jù)流中選擇對分析有意義的數(shù)據(jù)塊，即在數(shù)據(jù)流中開辟一個觀察窗口。這個窗口中的全部數(shù)據(jù)叫做一個跟蹤(Trace)，也就是說跟蹤是邏輯分析儀采集并顯示出來的一組數(shù)據(jù)，觸發(fā)用來決定跟蹤處于數(shù)據(jù)流中的位置。邏輯分析儀的數(shù)據(jù)存儲深度非常有限，在一定的采樣速率下，數(shù)據(jù)觀察窗口的寬度也是有限的。
[0003]邏輯分析儀觸發(fā)包括隨機(jī)觸發(fā)、通道觸發(fā)、字觸發(fā)及外觸發(fā)等四種觸發(fā)方式。各種觸發(fā)方式獨(dú)立地同時(shí)工作，觸發(fā)選擇電路選擇一種觸發(fā)方式作為觸發(fā)源，其它方式的觸發(fā)輸出將被忽略。觸發(fā)字需要在存儲器中的位置記錄下來，以便于從存儲器中讀取有效數(shù)據(jù)(即觀察窗口)。
[0004]觸發(fā)控制電路是控制觸發(fā)點(diǎn)和觀察窗口的關(guān)系，也就是控制觸發(fā)點(diǎn)前后的有效數(shù)據(jù)量。觸發(fā)控制和數(shù)據(jù)存儲密切相關(guān)。數(shù)據(jù)存儲電路控制有效數(shù)據(jù)的存儲和讀取，它和觸發(fā)控制電路一起控制邏輯分析儀的工作流程，是邏輯分析儀控制電路的核心。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提出一種邏輯分析儀的FIFO控制電路，能夠有效控制數(shù)據(jù)的存儲和讀取。
[0006]為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:一種邏輯分析儀的FIFO控制電路，包括一個存儲器、一個存儲控制器、一個二選一多路選擇器和電源Vcc，所述存儲器的wrreq腳連接到存儲控制器的ena腳，所述存儲器的wrclk腳連接到存儲控制器的elk腳和wclk腳，所述存儲器的rdreq腳連接到二選一多路選擇器的Y腳，所述存儲器的rdclk腳連接到存儲控制器的f iford腳，所述存儲器的aclk腳連接到存儲控制器的elk腳，所述存儲器的wrfull腳連接到存儲器的rdempty腳，所述存儲控制器的ena腳連接到存儲控制器的pcnf腳和trig腳，所述二選一多路選擇器的A腳連接到電源Vcc，所述二選一多路選擇器的S腳連接到存儲控制器的fiford腳。
[0007]本發(fā)明的邏輯分析儀的FIFO控制電路將觸發(fā)字在存儲器中的位置記錄下來，便于從存儲器中讀取有限數(shù)據(jù)，能夠有效控制數(shù)據(jù)的存儲和讀取。
【附圖說明】
[0008]圖1為本發(fā)明的電路連接圖。
【具體實(shí)施方式】
[0009]下面結(jié)合實(shí)施例對本發(fā)明的內(nèi)容作進(jìn)一步敘述。
[0010]一種邏輯分析儀的FIFO控制電路，包括一個存儲器、一個存儲控制器、一個二選一多路選擇器和電源Vcc，所述存儲器的wrreq腳連接到存儲控制器的ena腳，所述存儲器的wrclk腳連接到存儲控制器的elk腳和wclk腳，所述存儲器的rdreq腳連接到二選一多路選擇器的Y腳，所述存儲器的rdclk腳連接到存儲控制器的fiford腳，所述存儲器的aclk腳連接到存儲控制器的elk腳，所述存儲器的wrfull腳連接到存儲器的rdempty腳，所述存儲控制器的ena腳連接到存儲控制器的pcnf腳和trig腳，所述二選一多路選擇器的A腳連接到電源Vcc，所述二選一多路選擇器的S腳連接到存儲控制器的fiford腳。
[0011]FIFO需要根據(jù)用戶的設(shè)置，保存觸發(fā)點(diǎn)前后一定量的數(shù)據(jù)。由于FIFO沒有地址線，所以采數(shù)使能后開始往FIFO中寫入數(shù)據(jù)，當(dāng)寫入FIFO中的數(shù)據(jù)量和預(yù)觸發(fā)的數(shù)據(jù)量一樣，而觸發(fā)標(biāo)志沒有產(chǎn)生時(shí)，每寫入一個數(shù)據(jù)，就丟棄一個先前寫入的數(shù)據(jù)，以保持FIFO中的數(shù)據(jù)量和預(yù)觸發(fā)值一樣，當(dāng)觸發(fā)標(biāo)志產(chǎn)生，則正常寫入FIFO，不再丟棄先寫入的數(shù)據(jù)，直到FIFO寫滿，結(jié)束采數(shù)過程。圖1為FIFO的電路連接圖。
[0012]外時(shí)鐘送到時(shí)鐘通道，經(jīng)電平變換引入時(shí)鐘產(chǎn)生電路，時(shí)鐘產(chǎn)生電路根據(jù)采樣模式(定時(shí)分析或狀態(tài)分析)選擇內(nèi)時(shí)鐘或外時(shí)鐘作為工作時(shí)鐘。
[0013]采樣電路將輸入數(shù)據(jù)與用戶設(shè)置的觸發(fā)條件比較，同時(shí)輸入數(shù)據(jù)在存儲控制電路的控制下寫入存儲器。當(dāng)觸發(fā)識別電路識別到輸入數(shù)據(jù)流中出現(xiàn)所設(shè)觸發(fā)字時(shí)，便輸出觸發(fā)標(biāo)志脈沖。存儲控制電路在觸發(fā)標(biāo)志脈沖發(fā)出后，繼續(xù)寫入一定量數(shù)據(jù)，然后停止數(shù)據(jù)的存儲。存儲器中的有效數(shù)據(jù)經(jīng)CPCI接口電路送入計(jì)算機(jī)處理。
【主權(quán)項(xiàng)】
1.一種邏輯分析儀的FIFO控制電路，其特征在于:包括一個存儲器、一個存儲控制器、一個二選一多路選擇器和電源Vcc，所述存儲器的wrreq腳連接到存儲控制器的ena腳，所述存儲器的wrclk腳連接到存儲控制器的elk腳和wclk腳，所述存儲器的rdreq腳連接到二選一多路選擇器的Y腳，所述存儲器的rdclk腳連接到存儲控制器的f iford腳，所述存儲器的aelk腳連接到存儲控制器的elk腳，所述存儲器的wrfull腳連接到存儲器的rdempty腳，所述存儲控制器的ena腳連接到存儲控制器的penf腳和trig腳，所述二選一多路選擇器的A腳連接到電源Vcc，所述二選一多路選擇器的S腳連接到存儲控制器的f iford 腳。
【專利摘要】本發(fā)明屬于存儲器技術(shù)，具體涉及一種邏輯分析儀的FIFO控制電路，包括一個存儲器、一個存儲控制器、一個二選一多路選擇器和電源Vcc，所述存儲器的wrreq腳連接到存儲控制器的ena腳，所述存儲器的wrclk腳連接到存儲控制器的clk腳和wclk腳，所述存儲器的rdreq腳連接到二選一多路選擇器的Y腳，所述存儲器的rdclk腳連接到存儲控制器的fiford腳，所述存儲器的aclk腳連接到存儲控制器的clk腳，所述存儲器的wrfull腳連接到存儲器的rdempty腳，所述存儲控制器的ena腳連接到存儲控制器的pcnf腳和trig腳，所述二選一多路選擇器的A腳連接到電源Vcc，所述二選一多路選擇器的S腳連接到存儲控制器的fiford腳。本發(fā)明FIFO控制電路能夠有效控制數(shù)據(jù)的存儲和讀取。
【IPC分類】G06F3/06, G06F5/06
【公開號】CN105242901
【申請?zhí)枴緾N201510624233
【發(fā)明人】劉禮偉, 馮太明
【申請人】江蘇綠揚(yáng)電子儀器集團(tuán)有限公司
【公開日】2016年1月13日
【申請日】2015年9月25日