Cpu的可測(cè)試性時(shí)鐘電路及其測(cè)試方法
【專利摘要】本發(fā)明提供一種CPU的可測(cè)試性時(shí)鐘電路，包括自動(dòng)掃描控制單元、bist測(cè)試檔位頻率產(chǎn)生單元、scan測(cè)試檔位頻率產(chǎn)生單元、efuse存儲(chǔ)單元、四分頻電路、L1_cache測(cè)試選擇單元、bist測(cè)試選擇單元、scan測(cè)試選擇單元、OCC電路、自動(dòng)比對(duì)單元、期望pattern單元以及結(jié)果分析單元；所述自動(dòng)掃描控制單元分別連接所述bist測(cè)試檔位頻率產(chǎn)生單元、scan測(cè)試檔位頻率產(chǎn)生單元、efuse存儲(chǔ)單元以及結(jié)果分析單元；該時(shí)鐘結(jié)構(gòu)可以同時(shí)滿足功能模式和各種測(cè)試模式的時(shí)鐘自動(dòng)切換，可以最大限度的使電路提高復(fù)用性,同時(shí)減少了功耗；能同時(shí)滿足高速低速scan測(cè)試和bist測(cè)試的復(fù)雜結(jié)構(gòu)。
【專利說明】
CPU的可測(cè)試性時(shí)鐘電路及其測(cè)試方法
技術(shù)領(lǐng)域
[0001 ]本發(fā)明涉及一種CPU時(shí)鐘電路及其測(cè)試方法。
【背景技術(shù)】
[0002]隨著SOC芯片的設(shè)計(jì)復(fù)雜度迅速提高，芯片測(cè)試難度也迅速提升，隨著芯片不同功能和不同電路的增加，測(cè)試模式也越來越多，而時(shí)鐘電路作為芯片工作和測(cè)試的核心，需要同時(shí)滿足功能和測(cè)試的需求。目前的技術(shù)通常是針對(duì)功能和每一個(gè)測(cè)試模式都單獨(dú)設(shè)計(jì)一個(gè)時(shí)鐘電路，這種時(shí)鐘電路對(duì)電路本身?yè)p耗多，功耗也大。
[0003]所以如果能設(shè)計(jì)出一種通用DFT(design for test)的時(shí)鐘結(jié)構(gòu)，來同時(shí)滿足高速低速scan測(cè)試和bist測(cè)試的需求，還可滿足功能模式和各種測(cè)試模式的時(shí)鐘自動(dòng)切換，最大限度的使電路提高復(fù)用性，同時(shí)減少功耗，是業(yè)內(nèi)的追求。

【發(fā)明內(nèi)容】

[0004]本發(fā)明要解決的技術(shù)問題，在于提供一種CPU的可測(cè)試性時(shí)鐘電路及其測(cè)試方法，同時(shí)滿足高速低速scan測(cè)試和bist測(cè)試的需求，還可滿足功能模式和各種測(cè)試模式的時(shí)鐘自動(dòng)切換，最大限度的使電路提高復(fù)用性，同時(shí)減少功耗。
[0005]本發(fā)明的CPU的可測(cè)試性時(shí)鐘電路是這樣實(shí)現(xiàn)的:一種CPU的可測(cè)試性時(shí)鐘電路，包括自動(dòng)掃描控制單元、bist測(cè)試檔位頻率產(chǎn)生單元、scan測(cè)試檔位頻率產(chǎn)生單元、efuse存儲(chǔ)單元、四分頻電路、Ll_cache測(cè)試選擇單元、bist測(cè)試選擇單元、scan測(cè)試選擇單元、OCC電路、自動(dòng)比對(duì)單元、期望pattern單元以及結(jié)果分析單元；
[0006]所述自動(dòng)掃描控制單元分別連接所述bist測(cè)試檔位頻率產(chǎn)生單元、scan測(cè)試檔位頻率產(chǎn)生單元、efuse存儲(chǔ)單元以及結(jié)果分析單元；
[0007]所述bist測(cè)試檔位頻率產(chǎn)生單元直接連接所述Ll_cache測(cè)試選擇單元的一輸入端口，并通過所述四分頻電路連接所述Ll_cache測(cè)試選擇單元的另一輸入端口 ；
[0008]所述Ll_cache測(cè)試選擇單元的輸出端端口連接所述bist測(cè)試選擇單元的一輸入端口，所述bist測(cè)試選擇單元的另一輸入端口連接非bist時(shí)鐘；
[0009]所述bist測(cè)試選擇單元的輸出端端口連接所述scan測(cè)試選擇單元的一輸入端口，所述scan測(cè)試檔位頻率產(chǎn)生單元連接所述scan測(cè)試選擇單元的另一輸入端口 ；
[0010]所述Scan測(cè)試選擇單元的輸出端端口依次連接所述OCC電路、待測(cè)CPU電路、所述自動(dòng)比對(duì)單元以及所述結(jié)果分析單元；
[0011 ]所述OCC電路還連接shift時(shí)鐘信號(hào)和測(cè)試有效信號(hào)，所述自動(dòng)比對(duì)單元還連接期望pattern單元。
[0012 ]進(jìn)一步的，本發(fā)明還包括功能電路選擇單元，所述OCC電路的輸入端連接該功能電路選擇單元的一輸入端，功能電路時(shí)鐘連接該功能電路選擇單元的另一輸入端，所述功能電路選擇單元的輸出端連接所述自動(dòng)比對(duì)單元。
[0013]本發(fā)明的CPU的可測(cè)試性時(shí)鐘電路的測(cè)試方法是這樣實(shí)現(xiàn)的:一種CPU的可測(cè)試性時(shí)鐘電路的測(cè)試方法，其特征在于:采用如權(quán)利要求1所述的CPU的可測(cè)試性時(shí)鐘電路進(jìn)行測(cè)試，測(cè)試過程如下:
[0014]I).所述自動(dòng)掃描控制單元從L2_bist測(cè)試模式的最低檔位開始測(cè)試，將L2_bist_mode信號(hào)置為有效，并將檔位設(shè)置為最低頻率檔，然后開始L2_bist測(cè)試；
[0015]2).L2_bist最低檔測(cè)試完畢后，測(cè)試響應(yīng)信號(hào)送往所述自動(dòng)比對(duì)單元，自動(dòng)對(duì)比單元根據(jù)所述期望pattern單元的期望pattern進(jìn)行比較，把比較結(jié)果送往所述結(jié)果分析單元，所述結(jié)果分析單元在分析結(jié)果后把最終測(cè)試結(jié)果送往所述自動(dòng)掃描控制單元；
[0016]3).所述自動(dòng)掃描控制單元收到測(cè)試結(jié)果，
[0017]如果最低頻率檔測(cè)試失敗，說明芯片為廢片，直接篩除；如果非最低檔測(cè)試失敗，則把前一檔作為最高可運(yùn)行的L2運(yùn)行檔位存入efuse存儲(chǔ)單元;然后開始Ll_bist測(cè)試；
[0018]如果最低頻率檔測(cè)試通過，且當(dāng)前檔位為最高檔，則將最高檔存入efuse存儲(chǔ)單元，如果當(dāng)前檔位不是最高檔，則開始L2_bi st的下一個(gè)更高檔的bist測(cè)試，重復(fù)步驟I)到3)，直到某一檔位失敗或者最高檔位測(cè)試通過;然后開始Ll_bist測(cè)試；
[0019]4).開始Ll_bist測(cè)試，從最低檔開始，將Ll_bist_m0de信號(hào)置為有效，并將檔位設(shè)置為最低頻率檔，然后開始Ll_bist測(cè)試；
[0020]5).Ll_bist最低檔測(cè)試完畢后，測(cè)試響應(yīng)信號(hào)送往所述自動(dòng)比對(duì)單元，所述自動(dòng)對(duì)比單元根據(jù)所述期望pattern單元的期望pattern進(jìn)行比較，把比較結(jié)果送往所述結(jié)果分析單元，所述結(jié)果分析單元在分析結(jié)果后把最終測(cè)試結(jié)果送往所述自動(dòng)掃描控制單元；
[0021]6).所述自動(dòng)掃描控制單元收到測(cè)試結(jié)果，
[0022]如果最低頻率檔測(cè)試失敗，說明芯片為廢片，直接篩除；如果非最低檔測(cè)試失敗，則把前一檔作為最高可運(yùn)行的LI運(yùn)行檔位存入efuse存儲(chǔ)單元;然后開始at_speed測(cè)試；
[0023]如果最低頻率檔測(cè)試通過，且當(dāng)前檔位為最高檔，則將最高檔存入efuse單元，如果當(dāng)前檔位不是最高檔，則開始Ll_bist的下一個(gè)更高檔的bist測(cè)試，重復(fù)步驟I)到3)，直到某一檔位失敗或者最高檔位測(cè)試通過;然后開始at_speed測(cè)試；
[0024]7).開始at_speed測(cè)試，從最低檔開始，將at_speed信號(hào)置為有效，并將檔位設(shè)置為最低頻率檔，然后開始at_speed測(cè)試；
[0025]8).at_speed最低檔測(cè)試完畢后，測(cè)試響應(yīng)信號(hào)送往所述自動(dòng)比對(duì)單元，自動(dòng)對(duì)比單元根據(jù)所述期望pattern單元的期望pattern進(jìn)行比較，把比較結(jié)果送往所述結(jié)果分析單元，所述結(jié)果分析單元在分析結(jié)果后把最終測(cè)試結(jié)果送往所述自動(dòng)掃描控制單元；
[0026]9).所述自動(dòng)掃描控制單元收到測(cè)試結(jié)果，
[0027]如果最低頻率檔測(cè)試失敗，說明芯片為廢片，直接篩除；如果非最低檔測(cè)試失敗，則把前一檔作為最高可運(yùn)行的LI運(yùn)行檔位存入efuse存儲(chǔ)單元后結(jié)束；
[0028]如果最低頻率檔測(cè)試通過，且當(dāng)前檔位為最高檔，則將最高檔存入efuse單元，如果當(dāng)前檔位不是最高檔，則開始Ll_bist的下一個(gè)更高檔的bist測(cè)試，重復(fù)步驟I)到3)，直到某一檔位失敗或者最高檔位測(cè)試通過，然后結(jié)束。
[0029]進(jìn)一步的，所述CPU的可測(cè)試性時(shí)鐘電路還包括功能電路選擇單元，所述OCC電路的輸入端連接該功能電路選擇單元的一輸入端，功能電路時(shí)鐘連接該功能電路選擇單元的另一輸入端，所述功能電路選擇單元的輸出端連接所述自動(dòng)比對(duì)單元;在所述CPU的可測(cè)試性時(shí)鐘電路非測(cè)試狀態(tài)下，所述功能電路選擇單元選通功能電路時(shí)鐘，切換到功能模式。
[0030]本發(fā)明具有如下優(yōu)點(diǎn):
[0031]1.采用通用DFT(design for test)的時(shí)鐘結(jié)構(gòu)，該時(shí)鐘結(jié)構(gòu)可以同時(shí)滿足功能模式和各種測(cè)試模式的時(shí)鐘自動(dòng)切換，可以最大限度的使電路提高復(fù)用性，同時(shí)減少了功耗；
[0032]2.保證scan測(cè)試和bist測(cè)試時(shí)，所有master不動(dòng)作；
[0033]3.在多端口時(shí)能切換到高頻一端；
[0034]4.能同時(shí)滿足高速低速scan測(cè)試和bist測(cè)試的復(fù)雜結(jié)構(gòu)；
[0035]5.能實(shí)現(xiàn)多級(jí)cache自適應(yīng)。
【附圖說明】
[0036]下面參照附圖結(jié)合實(shí)施例對(duì)本發(fā)明作進(jìn)一步的說明。
[0037]圖1為本發(fā)明可測(cè)試性時(shí)鐘電路的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0038]如圖1所示，本發(fā)明的CPU的可測(cè)試性時(shí)鐘電路，包括自動(dòng)掃描控制單元101,bist測(cè)試檔位頻率產(chǎn)生單元102、scan測(cè)試檔位頻率產(chǎn)生單元103、efuse存儲(chǔ)單元104、四分頻電路105、Ll_cache測(cè)試選擇單元106、bi st測(cè)試選擇單元107、scan測(cè)試選擇單元108、OCC電路109、自動(dòng)比對(duì)單元110、期望pattern單元111以及結(jié)果分析單元112。
[0039]所述自動(dòng)掃描控制單元101分別連接所述bist測(cè)試檔位頻率產(chǎn)生單元102、scan測(cè)試檔位頻率產(chǎn)生單元103、efuse存儲(chǔ)單元104以及結(jié)果分析單元112;
[0040]所述bist測(cè)試檔位頻率產(chǎn)生單元102直接連接所述Ll_cache測(cè)試選擇單元106的一輸入端口 I，并通過所述四分頻電路105連接所述Ll_cache測(cè)試選擇單元106的另一輸入端口 O;
[0041 ] 所述Ll_cache測(cè)試選擇單元106的輸出端端口連接所述bist測(cè)試選擇單元107的一輸入端口，所述bist測(cè)試選擇單元107的另一輸入端口連接非bist時(shí)鐘I’b0;
[0042 ] 所述b i s t測(cè)試選擇單元107的輸出端端口連接所述s can測(cè)試選擇單元108的一輸入端口 I，所述scan測(cè)試檔位頻率產(chǎn)生單元103連接所述scan測(cè)試選擇單元108的另一輸入端口 O;
[0043]所述scan測(cè)試選擇單元108的輸出端端口依次連接所述OCC電路109、待測(cè)CPU電路、所述自動(dòng)比對(duì)單元110以及所述結(jié)果分析單元112;
[0044]所述OCC電路109還連接shift時(shí)鐘信號(hào)和測(cè)試有效信號(hào)，所述自動(dòng)比對(duì)單元110還連接期望pattern單元111。
[0045]本發(fā)明還包括功能電路選擇單元113，所述OCC電路109的輸入端連接該功能電路選擇單元113的一輸入端I，功能電路時(shí)鐘連接該功能電路選擇單元113的另一輸入端O，所述功能電路選擇單元113的輸出端連接所述自動(dòng)比對(duì)單元110。
[0046]其中，
[0047]所述自動(dòng)掃描控制單元101負(fù)責(zé)控制遍歷高速scan測(cè)試和高速bist測(cè)試兩種模式，以及掃描兩個(gè)模式下的頻率檔位，找到芯片可以運(yùn)行的最高頻率檔位后，將檔位值寫入efuse存儲(chǔ)單元104，以將芯片自動(dòng)歸檔；
[0048]所述bist測(cè)試檔位頻率產(chǎn)生單元102和所述scan測(cè)試檔位頻率產(chǎn)生單元103:負(fù)責(zé)產(chǎn)生高速scan測(cè)試或者bist測(cè)試模式下，不同篩選檔位對(duì)應(yīng)的時(shí)鐘頻率；
[0049]所述efuse存儲(chǔ)單元104:負(fù)責(zé)記錄芯片最終測(cè)試通過的高速bist測(cè)試和高速scan測(cè)試檔位；
[0050]所述Ll_cache測(cè)試選擇單元106:負(fù)責(zé)選擇Llcache memory bist測(cè)試還是L2cache memory bi s t測(cè)試，由于L2cache的工作頻率通常低于LI cache的工作頻率，所以需要將test_clk通過所述四分頻電路105進(jìn)行4分頻后測(cè)試；
[0051 ] 所述bist測(cè)試選擇單元107:負(fù)責(zé)在bist測(cè)試模式下將bist測(cè)試時(shí)鐘選通，在非bist測(cè)試模式時(shí)將O選通；
[0052]所述scan測(cè)試選擇單元108:負(fù)責(zé)在bist測(cè)試模式下將bist測(cè)試時(shí)鐘選通，在scan測(cè)試模式時(shí)將scan測(cè)試時(shí)鐘選通；
[0053]所述OCC電路109:負(fù)責(zé)在bist測(cè)試模式時(shí)將bist測(cè)試時(shí)鐘直通過去，在高速scan測(cè)試模式時(shí)，控制shift、launch和capture流程，產(chǎn)生at_speed測(cè)試時(shí)鐘時(shí)序；
[0054]所述自動(dòng)比對(duì)單元110:負(fù)責(zé)根據(jù)期望pattern單元111的期望值和從待測(cè)電路輸出的響應(yīng)進(jìn)行比對(duì)，并將比對(duì)結(jié)果送往結(jié)果分析單元112;
[0055]所述結(jié)果分析單元112:根據(jù)比對(duì)結(jié)果判斷本檔位的測(cè)試結(jié)果，并將測(cè)試結(jié)果送往自動(dòng)掃描控制單元101。
[0056]基于上述電路，本發(fā)明的可測(cè)試性時(shí)鐘的測(cè)試過程如下:
[0057]I).所述自動(dòng)掃描控制單元101從L2_bist測(cè)試模式的最低檔位開始測(cè)試，將L2_bist_mode信號(hào)置為有效，并將檔位設(shè)置為最低頻率檔，所述Ll_cache測(cè)試選擇單元106選通端口O、所述bist測(cè)試選擇單元107選通端口 I，所述scan測(cè)試選擇單元108選通端口 I，然后開始L2_bist測(cè)試；
[0058]2).L2_bist最低檔測(cè)試完畢后，測(cè)試響應(yīng)信號(hào)送往自動(dòng)比對(duì)單元，110自動(dòng)對(duì)比單元110根據(jù)期望pattern進(jìn)行比較，把比較結(jié)果送往結(jié)果分析單元112，結(jié)果分析單元112在分析結(jié)果后把最終測(cè)試結(jié)果送往自動(dòng)掃描控制單元101;
[0059]3).自動(dòng)掃描控制單元101收到測(cè)試結(jié)果，
[0060]如果最低頻率檔測(cè)試失敗，說明芯片為廢片，直接篩除；如果非最低檔測(cè)試失敗，則把前一檔作為最高可運(yùn)行的L2運(yùn)行檔位存入efuse存儲(chǔ)單元104;然后開始Ll_bist測(cè)試；
[0061]如果最低頻率檔測(cè)試通過，且當(dāng)前檔位為最高檔，則將最高檔存入efuse存儲(chǔ)單元104，如果當(dāng)前檔位不是最高檔，則開始L2_bist的下一個(gè)更高檔的bist測(cè)試，重復(fù)步驟I)到
3)，直到某一檔位失敗或者最高檔位測(cè)試通過;然后開始Ll_bist測(cè)試；
[0062]4).開始Ll_bist測(cè)試，Ll_bist測(cè)試流程和L2_bist類似，也是從最低檔開始，將Ll_bist_mode信號(hào)置為有效，并將檔位設(shè)置為最低頻率檔，所述Ll_cache測(cè)試選擇單元106選通端口 1、所述bist測(cè)試選擇單元107選通端口 I，所述scan測(cè)試選擇單元108選通端口 I，然后開始Ll_bist測(cè)試；
[0063]5).Ll_bist最低檔測(cè)試完畢后，測(cè)試響應(yīng)信號(hào)送往自動(dòng)比對(duì)單元110，自動(dòng)對(duì)比單元根據(jù)期望pattern進(jìn)行比較，把比較結(jié)果送往結(jié)果分析單元112，結(jié)果分析單元112在分析結(jié)果后把最終測(cè)試結(jié)果送往自動(dòng)掃描控制單元101;
[0064]6).自動(dòng)掃描控制單元收到測(cè)試結(jié)果，
[0065]如果最低頻率檔測(cè)試失敗，說明芯片為廢片，直接篩除；如果非最低檔測(cè)試失敗，則把前一檔作為最高可運(yùn)行的LI運(yùn)行檔位存入efuse存儲(chǔ)單元104;然后開始at_speed測(cè)試；
[0066]如果最低頻率檔測(cè)試通過，且當(dāng)前檔位為最高檔，則將最高檔存入efuse單元，如果當(dāng)前檔位不是最高檔，則開始Ll_bist的下一個(gè)更高檔的bist測(cè)試，重復(fù)步驟I)到3)，直到某一檔位失敗或者最高檔位測(cè)試通過;然后開始at_speed測(cè)試；
[0067]7).開始at_speed測(cè)試，其和bist測(cè)試類似，也是從最低檔開始，將at_speed信號(hào)置為有效，并將檔位設(shè)置為最低頻率檔，所述scan測(cè)試選擇單元108選通端口 O，然后開始at_speed 測(cè)試；
[0068]8).at_speed最低檔測(cè)試完畢后，測(cè)試響應(yīng)信號(hào)送往自動(dòng)比對(duì)單元110，自動(dòng)對(duì)比單元根據(jù)期望pattern進(jìn)行比較，把比較結(jié)果送往結(jié)果分析單元112，結(jié)果分析單元112在分析結(jié)果后把最終測(cè)試結(jié)果送往自動(dòng)掃描控制單元101;
[0069]9).自動(dòng)掃描控制單元101收到測(cè)試結(jié)果，
[0070]如果最低頻率檔測(cè)試失敗，說明芯片為廢片，直接篩除；如果非最低檔測(cè)試失敗，則把前一檔作為最高可運(yùn)行的LI運(yùn)行檔位存入efuse存儲(chǔ)單元104后結(jié)束；
[0071 ] 如果最低頻率檔測(cè)試通過，且當(dāng)前檔位為最高檔，則將最高檔存入efuse單元，如果當(dāng)前檔位不是最高檔，則開始Ll_bist的下一個(gè)更高檔的bist測(cè)試，重復(fù)步驟I)到3)，直到某一檔位失敗或者最高檔位測(cè)試通過，然后結(jié)束。
[0072]所述CPU的可測(cè)試性時(shí)鐘電路還包括功能電路選擇單元113，在所述CPU的可測(cè)試性時(shí)鐘電路非測(cè)試狀態(tài)下，所述功能電路選擇單元113選通功能電路時(shí)鐘，切換到功能模式。
[0073]雖然以上描述了本發(fā)明的【具體實(shí)施方式】，但是熟悉本技術(shù)領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，我們所描述的具體的實(shí)施例只是說明性的，而不是用于對(duì)本發(fā)明的范圍的限定，熟悉本領(lǐng)域的技術(shù)人員在依照本發(fā)明的精神所作的等效的修飾以及變化，都應(yīng)當(dāng)涵蓋在本發(fā)明的權(quán)利要求所保護(hù)的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種CHJ的可測(cè)試性時(shí)鐘電路，其特征在于:包括自動(dòng)掃描控制單元、biSt測(cè)試檔位頻率產(chǎn)生單元、scan測(cè)試檔位頻率產(chǎn)生單元、ef use存儲(chǔ)單元、四分頻電路、Ll_cache測(cè)試選擇單元、bist測(cè)試選擇單元、scan測(cè)試選擇單元、OCC電路、自動(dòng)比對(duì)單元、期望pattern單元以及結(jié)果分析單元； 所述自動(dòng)掃描控制單元分別連接所述bist測(cè)試檔位頻率產(chǎn)生單元、scan測(cè)試檔位頻率產(chǎn)生單元、efuse存儲(chǔ)單元以及結(jié)果分析單元； 所述bist測(cè)試檔位頻率產(chǎn)生單元直接連接所述Ll_cache測(cè)試選擇單元的一輸入端口，并通過所述四分頻電路連接所述Ll_cache測(cè)試選擇單元的另一輸入端口 ； 所述Ll_cache測(cè)試選擇單元的輸出端端口連接所述bist測(cè)試選擇單元的一輸入端口，所述bist測(cè)試選擇單元的另一輸入端口連接非bist時(shí)鐘； 所述bist測(cè)試選擇單元的輸出端端口連接所述scan測(cè)試選擇單元的一輸入端口，所述scan測(cè)試檔位頻率產(chǎn)生單元連接所述scan測(cè)試選擇單元的另一輸入端口 ； 所述scan測(cè)試選擇單元的輸出端端口依次連接所述OCC電路、待測(cè)CPU電路、所述自動(dòng)比對(duì)單元以及所述結(jié)果分析單元； 所述OCC電路還連接shift時(shí)鐘信號(hào)和測(cè)試有效信號(hào)，所述自動(dòng)比對(duì)單元還連接期望pattern 單元。2.根據(jù)權(quán)利要求1所述的CHJ的可測(cè)試性時(shí)鐘電路，其特征在于:還包括功能電路選擇單元，所述OCC電路的輸入端連接該功能電路選擇單元的一輸入端，功能電路時(shí)鐘連接該功能電路選擇單元的另一輸入端，所述功能電路選擇單元的輸出端連接所述自動(dòng)比對(duì)單元。3.—種CPU的可測(cè)試性時(shí)鐘電路的測(cè)試方法，其特征在于:采用如權(quán)利要求1所述的CPU的可測(cè)試性時(shí)鐘電路進(jìn)行測(cè)試，測(cè)試過程如下: 1).所述自動(dòng)掃描控制單元從L2_bist測(cè)試模式的最低檔位開始測(cè)試，將L2_bist_mode信號(hào)置為有效，并將檔位設(shè)置為最低頻率檔，然后開始L2_bist測(cè)試； 2).L2_bist最低檔測(cè)試完畢后，測(cè)試響應(yīng)信號(hào)送往所述自動(dòng)比對(duì)單元，自動(dòng)對(duì)比單元根據(jù)所述期望pattern單元的期望pattern進(jìn)行比較，把比較結(jié)果送往所述結(jié)果分析單元，所述結(jié)果分析單元在分析結(jié)果后把最終測(cè)試結(jié)果送往所述自動(dòng)掃描控制單元； 3).所述自動(dòng)掃描控制單元收到測(cè)試結(jié)果， 如果最低頻率檔測(cè)試失敗，說明芯片為廢片，直接篩除；如果非最低檔測(cè)試失敗，則把前一檔作為最高可運(yùn)行的L2運(yùn)行檔位存入efuse存儲(chǔ)單元;然后開始Ll_bist測(cè)試； 如果最低頻率檔測(cè)試通過，且當(dāng)前檔位為最高檔，則將最高檔存入efuse存儲(chǔ)單元，如果當(dāng)前檔位不是最高檔，則開始L2_bist的下一個(gè)更高檔的bist測(cè)試，重復(fù)步驟I)到3)，直到某一檔位失敗或者最高檔位測(cè)試通過;然后開始Ll_bist測(cè)試； 4).開始Ll_bist測(cè)試，從最低檔開始，將Ll_bist_mode信號(hào)置為有效，并將檔位設(shè)置為最低頻率檔，然后開始Ll_bist測(cè)試； 5).Ll_bist最低檔測(cè)試完畢后，測(cè)試響應(yīng)信號(hào)送往所述自動(dòng)比對(duì)單元，所述自動(dòng)對(duì)比單元根據(jù)所述期望pattern單元的期望pattern進(jìn)行比較，把比較結(jié)果送往所述結(jié)果分析單元，所述結(jié)果分析單元在分析結(jié)果后把最終測(cè)試結(jié)果送往所述自動(dòng)掃描控制單元； 6).所述自動(dòng)掃描控制單元收到測(cè)試結(jié)果， 如果最低頻率檔測(cè)試失敗，說明芯片為廢片，直接篩除；如果非最低檔測(cè)試失敗，則把前一檔作為最高可運(yùn)行的LI運(yùn)行檔位存入efuse存儲(chǔ)單元;然后開始at_speed測(cè)試； 如果最低頻率檔測(cè)試通過，且當(dāng)前檔位為最高檔，則將最高檔存入efuse單元，如果當(dāng)前檔位不是最高檔，則開始Ll_bist的下一個(gè)更高檔的bist測(cè)試，重復(fù)步驟I)到3)，直到某一檔位失敗或者最高檔位測(cè)試通過;然后開始at_speed測(cè)試； 7).開始at_speed測(cè)試，從最低檔開始，將at_speed信號(hào)置為有效，并將檔位設(shè)置為最低頻率檔，然后開始at_speed測(cè)試； 8).at_speed最低檔測(cè)試完畢后，測(cè)試響應(yīng)信號(hào)送往所述自動(dòng)比對(duì)單元，自動(dòng)對(duì)比單元根據(jù)所述期望pattern單元的期望pattern進(jìn)行比較，把比較結(jié)果送往所述結(jié)果分析單元，所述結(jié)果分析單元在分析結(jié)果后把最終測(cè)試結(jié)果送往所述自動(dòng)掃描控制單元； 9).所述自動(dòng)掃描控制單元收到測(cè)試結(jié)果， 如果最低頻率檔測(cè)試失敗，說明芯片為廢片，直接篩除；如果非最低檔測(cè)試失敗，則把前一檔作為最高可運(yùn)行的LI運(yùn)行檔位存入efuse存儲(chǔ)單元后結(jié)束； 如果最低頻率檔測(cè)試通過，且當(dāng)前檔位為最高檔，則將最高檔存入efuse單元，如果當(dāng)前檔位不是最高檔，則開始Ll_bist的下一個(gè)更高檔的bist測(cè)試，重復(fù)步驟I)到3)，直到某一檔位失敗或者最高檔位測(cè)試通過，然后結(jié)束。4.根據(jù)權(quán)利要求3所述的CPU的可測(cè)試性時(shí)鐘電路的測(cè)試方法，其特征在于:所述CPU的可測(cè)試性時(shí)鐘電路還包括功能電路選擇單元，所述OCC電路的輸入端連接該功能電路選擇單元的一輸入端，功能電路時(shí)鐘連接該功能電路選擇單元的另一輸入端，所述功能電路選擇單元的輸出端連接所述自動(dòng)比對(duì)單元； 在所述CPU的可測(cè)試性時(shí)鐘電路非測(cè)試狀態(tài)下，所述功能電路選擇單元選通功能電路時(shí)鐘，切換到功能模式。
【文檔編號(hào)】G06F11/267GK105824351SQ201610137652
【公開日】2016年8月3日
【申請(qǐng)日】2016年3月11日
【發(fā)明人】廖裕民, 劉欣
【申請(qǐng)人】福州瑞芯微電子股份有限公司