一種具有定時(shí)中斷功能的處理器裝置的制造方法
【專利摘要】本發(fā)明涉及一種具有定時(shí)中斷功能的處理器裝置，該處理器裝置包括內(nèi)部層次、中間層次和頂層，內(nèi)部層次為處理器內(nèi)核，包括特殊目標(biāo)寄存器、用以逐級處理指令的譯碼和執(zhí)行流水線以及用以控制流水線運(yùn)行的旁路模塊和流水線暫停模塊；中間層次包括處理器核以及分別與處理器核連接的外設(shè)接口和存儲器，所述的處理器核內(nèi)還設(shè)有中斷模塊和定時(shí)器，所述的定時(shí)器分別與中斷模塊和特殊目標(biāo)寄存器連接，所述的中斷模塊與處理器內(nèi)核連接；頂層包括調(diào)試接口、總線和直接存儲訪問模塊，所述的調(diào)試接口與處理器核連接，所述的直接存儲訪問模塊分別與總線和存儲器連接，所述的總線與處理器核連接。與現(xiàn)有技術(shù)相比，本發(fā)明具有效率高、響應(yīng)快等優(yōu)點(diǎn)。
【專利說明】
一種具有定時(shí)中斷功能的處理器裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及處理器體系結(jié)構(gòu)領(lǐng)域，尤其是涉及一種具有定時(shí)中斷功能的處理器裝置。
【背景技術(shù)】
[0002]數(shù)字信號處理器(DSP)是一種特殊結(jié)構(gòu)的微處理器，是專門用來處理大規(guī)模數(shù)字信號的處理器。專用數(shù)字信號處理器的實(shí)時(shí)運(yùn)行速度一般也比通用處理器快，其主要特色是強(qiáng)大的數(shù)字運(yùn)算能力，因此主要被用于涉及到大規(guī)模數(shù)字信息計(jì)算的領(lǐng)域。數(shù)字信號處理器(DSP)已經(jīng)成為數(shù)字化世界中日益重要的芯片。
[0003]隨著高新技術(shù)的快速發(fā)展，對數(shù)字信號處理器(DSP)的功能要求也越來越高。例如，對外部設(shè)備的相應(yīng)等待可以通過執(zhí)行相應(yīng)程序反復(fù)對外部設(shè)備詢問實(shí)現(xiàn)，但此時(shí)處理器本身就無法執(zhí)行其他程序。另一種解決方法是設(shè)置一個(gè)定時(shí)器，當(dāng)定時(shí)器計(jì)數(shù)完畢后，通過中斷通知處理器對外部設(shè)備詢問，這樣在計(jì)數(shù)過程中，處理器就可以執(zhí)行其他程序，從而提高處理器的效率。然而，所述定時(shí)器和中斷產(chǎn)生模塊通常在處理器之外，對定時(shí)器進(jìn)行設(shè)置依然需要占用處理器的大量執(zhí)行周期。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的就是為了克服上述現(xiàn)有技術(shù)存在的缺陷而提供一種效率高、響應(yīng)快的具有定時(shí)中斷功能的處理器裝置。
[0005]本發(fā)明的目的可以通過以下技術(shù)方案來實(shí)現(xiàn):
[0006]—種具有定時(shí)中斷功能的處理器裝置，用以輔助數(shù)字信號處理器實(shí)現(xiàn)內(nèi)部定時(shí)器的中斷，該處理器裝置設(shè)有三個(gè)層次，包括內(nèi)部層次、中間層次和頂層，其中:
[0007]內(nèi)部層次為處理器內(nèi)核，包括特殊目標(biāo)寄存器、用以逐級處理指令的譯碼和執(zhí)行流水線以及用以控制流水線運(yùn)行的旁路模塊和流水線暫停模塊；
[0008]中間層次包括處理器核以及分別與處理器核連接的外設(shè)接口和存儲器，所述的處理器核內(nèi)還設(shè)有中斷模塊和定時(shí)器，所述的定時(shí)器分別與中斷模塊和特殊目標(biāo)寄存器連接，所述的中斷模塊與處理器內(nèi)核連接；
[0009]頂層包括調(diào)試接口、總線和直接存儲訪問模塊，所述的調(diào)試接口與處理器核連接，所述的直接存儲訪問模塊分別與總線和存儲器連接，所述的總線與處理器核連接。
[0010]所述的頂層還包括通過總線與處理器核連接的外部接口。
[0011 ]所述的中斷模塊和定時(shí)器與處理器核的時(shí)鐘頻率相同。
[0012]所述的處理器內(nèi)核還包括異常處理模塊，用以處理流水線產(chǎn)生的異常情況、控制流水線跳轉(zhuǎn)到相應(yīng)的異常處理執(zhí)行子程序，并在異常處理完成后，使之前被執(zhí)行的程序從中斷點(diǎn)繼續(xù)執(zhí)行。
[0013]所述的流水線暫停模塊用以對流水線中的各流水級單獨(dú)控制，或使某一流水級暫?；蛘咚⑿略摿魉墝?yīng)的寄存器。
[0014]所述的特殊目標(biāo)寄存器用以保存處理器核的狀態(tài)信息、控制信息和定時(shí)器的計(jì)時(shí)周期數(shù)。
[0015]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn):
[0016]一、效率高:處理器核內(nèi)部本身包含定時(shí)器模塊中斷模塊，這些模塊工作時(shí)的時(shí)鐘頻率與處理器本身相同，一旦中斷發(fā)生，可以更快地提交相應(yīng)，比現(xiàn)有技術(shù)中外置的定時(shí)、中斷模塊效率更高。
[0017]二、響應(yīng)快:定時(shí)器模塊和中斷模塊作為一個(gè)整體共同工作，即該中斷模塊只對所述定時(shí)器模塊送來的信號做出相應(yīng)，與現(xiàn)有技術(shù)中能相應(yīng)各種不同來源信號以產(chǎn)生中斷的中斷模塊相比，響應(yīng)更快，效率更高。
【附圖說明】
[0018]圖1為本發(fā)明的結(jié)構(gòu)示意圖。
[0019]圖2為定時(shí)器模塊的使用步驟。
[0020]其中，1、處理器內(nèi)核，11、流水線，12、旁路模塊，13、流水線暫停模塊，14、特殊目標(biāo)寄存器，15、異常處理模塊，2、中間層次，21、處理器核，211、中斷模塊，212、定時(shí)器，22、外設(shè)接口，23、存儲器，3、頂層，31、調(diào)試接口，32、總線，33、直接存儲訪問模塊，34、外部接口。
【具體實(shí)施方式】
[0021 ]下面結(jié)合附圖和具體實(shí)施例對本發(fā)明進(jìn)行詳細(xì)說明。
[0022]實(shí)施例:
[0023]如圖1所示，本處理器裝置由三個(gè)層次構(gòu)成，內(nèi)部層次為處理器內(nèi)核I，是由處理器最基本的機(jī)構(gòu)組成，包括了流水線11、旁路(BYPASS)模塊12、流水線暫停(FREEZE)模塊13和異常處理模塊15，所有指令的譯碼執(zhí)行都在該內(nèi)核中依流水線逐級執(zhí)行完成，旁路模塊12、流水線暫停模塊13和異常處理模塊15均用于控制流水線運(yùn)行。
[0024]處理器裝置的中間層次2主要包括了處理器核21，基本的外設(shè)接口 22和存儲器23，外設(shè)接22和存儲器23均與處理器核21連接，存儲器23進(jìn)一步分為指令存儲器和數(shù)據(jù)存儲器，指令存儲器用于存儲指令供處理器21執(zhí)行，數(shù)據(jù)存儲器用于存儲數(shù)據(jù)供處理器核21讀與O
[0025]處理器裝置的頂層3包括了調(diào)試接口 31 (JTAG)，總線32(Wishbone)以及直接存儲訪問模塊33(DMA)，此外，頂層3提供了處理器裝置對外訪問的外部接口34。其中，調(diào)試接口31和處理器核21連接，專門用于外部對處理器狀態(tài)的調(diào)試;直接存儲訪問模塊33分別與總線32和存儲器23連接，用于不經(jīng)處理器核直接處理，直接在總線32和存儲器23之間傳遞數(shù)據(jù);此外，總線32還與處理器核21和對外接口 34連接，用于處理器核21訪問外部數(shù)據(jù)。
[0026]在處理器內(nèi)核中，流水線暫停模塊13用于控制流水線的暫停。該模塊在設(shè)計(jì)時(shí)有以下特點(diǎn):
[0027](I)對各流水級單獨(dú)控制，可以分別讓某一級流水線暫?；蛘咚⑿略摷壛魉€的流水線寄存器。
[0028](2)控制信號的優(yōu)先級設(shè)計(jì)，每一級流水線的暫停信號都比處在它之后的流水線的暫停信號優(yōu)先級高。
[0029](3)多周期指令的執(zhí)行，譯碼器需要告訴流水線暫停模塊該指令需要多少個(gè)周期才能執(zhí)行完，因此流水線暫停模塊在內(nèi)部保存了一個(gè)計(jì)數(shù)器用來保存停等的周期數(shù)。
[0030]在處理器內(nèi)21中，異常處理模塊15用來處理產(chǎn)生的各種異常情況，包括溢出異常，訪存地址不對齊等。一旦有異常發(fā)生，之后異常處理模塊15根據(jù)發(fā)生異常的向量號取得向量表的入口地址，控制流水線11跳轉(zhuǎn)到相應(yīng)的異常處理執(zhí)行子程序。
[0031]具體地，正在被執(zhí)行程序的返回地址被保存在了一個(gè)特殊目標(biāo)寄存器14里面，當(dāng)程序執(zhí)行中斷返回指令時(shí)，處理器核21從該特殊目標(biāo)寄存器14讀出返回地址而后跳轉(zhuǎn)，使得之前被執(zhí)行的程序能夠從中斷點(diǎn)繼續(xù)執(zhí)行。其次異常處理需要刷新流水線，也就是說在異常發(fā)生的之后的所有指令對寄存器的寫回操作均會被放棄，而刷新的操作由流水線暫停模塊13控制。
[0032]在處理器內(nèi)核21中設(shè)有特殊目標(biāo)寄存器模塊，該模塊提供了特殊目標(biāo)寄存器14的接口，使它可以解碼特殊目標(biāo)寄存器14的地址并訪問特殊目標(biāo)寄存器14，特殊目標(biāo)寄存器14的數(shù)據(jù)輸出到定時(shí)器模塊進(jìn)行控制，特殊目標(biāo)寄存器14可以用于保存處理器內(nèi)核21的狀態(tài)信息或者控制信息，包括處理器狀態(tài)位、配置的程序地址空間等信息。
[0033]對特殊目標(biāo)寄存器14的讀寫使用加載存儲指令，特殊目標(biāo)寄存器14有單獨(dú)的編址空間，當(dāng)數(shù)據(jù)讀取指令或數(shù)據(jù)存儲指令計(jì)算出訪存地址時(shí)，如果落在特殊目標(biāo)寄存器14的編址空間，則從特殊目標(biāo)寄存器模塊得到特殊目標(biāo)寄存器14的值或者將數(shù)據(jù)寫入特殊目標(biāo)寄存器14。
[0034]在處理器裝置中，外設(shè)接口22主要用于處理器內(nèi)核21和外部設(shè)備進(jìn)行交互的，拓展了處理器本身的功能，外設(shè)接口 22內(nèi)部設(shè)有中斷處理單元、定時(shí)器單元和調(diào)試單元。
[0035]在處理器裝置中，所有外部設(shè)備產(chǎn)生的中斷信號都將被送到中斷處理單元進(jìn)行處理。中斷處理單元支持不可屏蔽中斷和具有優(yōu)先級的可屏蔽中斷。對于可屏蔽中斷，可以通過特殊目標(biāo)寄存器14對中斷進(jìn)行屏蔽。每次當(dāng)中斷處理單元接收到外部設(shè)備送來的中斷信號時(shí)，中斷處理單元首先與相應(yīng)的中斷屏蔽標(biāo)志位做“邏輯與”操作，其輸出結(jié)果被送到處理器內(nèi)核1，同時(shí)把相應(yīng)產(chǎn)生的中斷向量號也一并送到處理器內(nèi)核I，從而由處理器內(nèi)核I進(jìn)行后續(xù)操作。
[0036]在處理器裝置中，定時(shí)器212主要用于記錄一定的時(shí)鐘周期數(shù)，當(dāng)達(dá)到計(jì)數(shù)值的時(shí)候，將向處理器核I送出一個(gè)中斷信號。定時(shí)器212的設(shè)計(jì)思路是，在定時(shí)器212內(nèi)部有兩個(gè)寄存器，一個(gè)用于保存預(yù)先設(shè)置的需要計(jì)時(shí)的數(shù)值，另一個(gè)用于保存當(dāng)前的計(jì)數(shù)值。在使用定時(shí)器212之前，同樣需要通過特殊目標(biāo)寄存器14對定時(shí)器212進(jìn)行配置。一旦開始之后，每個(gè)時(shí)鐘周期，定時(shí)器212內(nèi)部的計(jì)數(shù)器就會累加I，直到達(dá)到要求的計(jì)數(shù)值然后送出中斷信號。
[0037]如圖2所示，本實(shí)施例通過一下步驟對定時(shí)器212進(jìn)行配置:
[0038](I)通過特殊目標(biāo)寄存器模塊配置定時(shí)器212，主要需要配置定時(shí)器的計(jì)時(shí)數(shù)值寄存器，該寄存器保存了定時(shí)器需要記錄的周期數(shù)。
[0039](2)配置完成之后定時(shí)器212即開始計(jì)時(shí)，直到達(dá)到需要的周期數(shù)。
[0040](3)當(dāng)定時(shí)器212計(jì)時(shí)到所需要的周期數(shù)的時(shí)候，定時(shí)器212計(jì)數(shù)停止，并告知中斷模塊211，中斷模塊211則送出中斷到處理器內(nèi)核I，由處理器內(nèi)核I執(zhí)行中斷處理子程序會處理后續(xù)任務(wù)。
[0041]最后，以一條數(shù)據(jù)讀取(LOAD)指令和一條數(shù)據(jù)存儲(STORE)指令執(zhí)行為例，來演示整個(gè)處理器裝置通過執(zhí)行程序?qū)Χ〞r(shí)器進(jìn)行配置的工作步驟。所述程序如下:
[0042]LOAD RO,Rl,$100
[0043]STORE R0,R3,$200
[0044]該段程序首先執(zhí)行一條數(shù)據(jù)讀取(LOAD)指令，然后執(zhí)行一條數(shù)據(jù)存儲(STORE)指令，對于數(shù)據(jù)存儲(STORE)指令，假設(shè)數(shù)據(jù)存儲(STORE)指令的目的地址落在了特殊目標(biāo)寄存器14(SPR)的地址空間，具體對應(yīng)到定時(shí)器212(TIMER)。主要有以下步驟:
[0045](I)程序和數(shù)據(jù)的導(dǎo)入。在處理器上電之后，處理器將工作于從設(shè)備(Slave)模式，之后直接存儲訪問模塊(DMA)開始工作，將外部的只讀存儲器(ROM)上的數(shù)據(jù)和需要執(zhí)行的指令送到片上的數(shù)據(jù)和指令存儲器(RAM)內(nèi)部，之后復(fù)位(RESET)處理器，處理器將從程序開始的第一條指令開始執(zhí)行指令。
[0046](2)假設(shè)現(xiàn)階段取指到了所述數(shù)據(jù)讀取(LOAD)指令，經(jīng)過譯碼產(chǎn)生相應(yīng)的訪存信號，同時(shí)通過訪問寄存器文件，讀得寄存器里面的數(shù)值。之后在執(zhí)行級通過處理器內(nèi)部的加法器算得需要訪存的地址。
[0047](3)送出該訪存地址，并取得下一條指令。在對該下一條指令譯碼的時(shí)候，旁路(BYPASS)模塊發(fā)現(xiàn)存在數(shù)據(jù)依賴，但是此時(shí)上一條數(shù)據(jù)讀取(LOAD)指令正在進(jìn)行的訪存操作還沒有取回?cái)?shù)據(jù)。
[0048](4)旁路(BYPASS)模塊通知流水線暫停(FREEZE)模塊暫停流水線，因此數(shù)據(jù)存儲(STORE)指令將等待兩個(gè)周期，直到數(shù)據(jù)讀取(LOAD)指令取回了訪存的數(shù)據(jù)。
[0049 ] (5)數(shù)據(jù)存儲(STORE)指令取到旁路(BYPASS)模塊送過來的結(jié)果之后，計(jì)算出訪存地址。之后，處理器發(fā)現(xiàn)數(shù)據(jù)存儲(STORE)指令的地址空間并不在數(shù)據(jù)存儲器里面而是在特殊目的寄存器(SPR)的地址空間里面。
[0050](6)地址送到特殊目標(biāo)寄存器模塊，特殊目標(biāo)寄存器模塊對地址進(jìn)行譯碼，找到該指令具體需要訪問的模塊是定時(shí)器(TMER)，最后特殊目標(biāo)寄存器(SPR)產(chǎn)生讀寫信號，完成對定時(shí)器(TIMER)的特殊寄存器的訪問。
【主權(quán)項(xiàng)】
1.一種具有定時(shí)中斷功能的處理器裝置，用以輔助數(shù)字信號處理器實(shí)現(xiàn)內(nèi)部定時(shí)器的中斷，其特征在于，該處理器裝置設(shè)有三個(gè)層次，包括內(nèi)部層次、中間層次和頂層，其中: 內(nèi)部層次為處理器內(nèi)核(I)，包括特殊目標(biāo)寄存器(14)、用以逐級處理指令的譯碼和執(zhí)行流水線(11)以及用以控制流水線(11)運(yùn)行的旁路模塊(12)和流水線暫停模塊(13); 中間層次(2)包括處理器核(21)以及分別與處理器核(21)連接的外設(shè)接口(22)和存儲器(23)，所述的處理器核(21)內(nèi)還設(shè)有中斷模塊(211)和定時(shí)器(212)，所述的定時(shí)器(212)分別與中斷模塊(211)和特殊目標(biāo)寄存器(14)連接，所述的中斷模塊(211)與處理器內(nèi)核(I)連接； 頂層(3)包括調(diào)試接口( 31)、總線(32)和直接存儲訪問模塊(33)，所述的調(diào)試接口( 31)與處理器核(21)連接，所述的直接存儲訪問模塊(33)分別與總線(32)和存儲器(23)連接，所述的總線(32)與處理器核(21)連接。2.根據(jù)權(quán)利要求1所述的一種具有定時(shí)中斷功能的處理器裝置，其特征在于，所述的頂層(3)還包括通過總線(32)與處理器核(21)連接的外部接口(34)。3.根據(jù)權(quán)利要求1所述的一種具有定時(shí)中斷功能的處理器裝置，其特征在于，所述的中斷模塊(211)和定時(shí)器(212)與處理器核(21)的時(shí)鐘頻率相同。4.根據(jù)權(quán)利要求1所述的一種具有定時(shí)中斷功能的處理器裝置，其特征在于，所述的處理器內(nèi)核(I)還包括異常處理模塊(15)，用以處理流水線(11)產(chǎn)生的異常情況、控制流水線(II)跳轉(zhuǎn)到相應(yīng)的異常處理執(zhí)行子程序，并在異常處理完成后，使之前被執(zhí)行的程序從中斷點(diǎn)繼續(xù)執(zhí)行。5.根據(jù)權(quán)利要求1所述的一種具有定時(shí)中斷功能的處理器裝置，其特征在于，所述的流水線暫停模塊(13)用以對流水線(11)中的各流水級單獨(dú)控制，或使某一流水級暫?；蛘咚⑿略摿魉墝?yīng)的寄存器。6.根據(jù)權(quán)利要求1所述的一種具有定時(shí)中斷功能的處理器裝置，其特征在于，所述的特殊目標(biāo)寄存器(14)用以保存處理器核(21)的狀態(tài)信息、控制信息和定時(shí)器(212)的計(jì)時(shí)周期數(shù)。
【文檔編號】G06F9/48GK105824696SQ201610157123
【公開日】2016年8月3日
【申請日】2016年3月18日
【發(fā)明人】任浩琪, 吳俊 , 趙朝興, 陳鑫, 牛麗凡, 李涵, 張志峰
【申請人】同濟(jì)大學(xué)