采用金屬電阻變化分析穩(wěn)定性的系統(tǒng)和方法
【專利摘要】本發(fā)明描述了用于分析由物理不可克隆函數(shù)(PUF)產生的位串(bitstrings)的統(tǒng)計質量的技術。所述PUF影響集成電路的電力網(wǎng)電線電阻變化。對位串的溫度和電壓的穩(wěn)定性進行了分析。本發(fā)明還描述了將電壓降轉換成數(shù)字碼，其中所述轉換對簡化及差分側信道攻擊具有強適應性。
【專利說明】
采用金屬電阻變化分析穩(wěn)定性的系統(tǒng)和方法
[00011 本申請要求優(yōu)先權為美國臨時專利申請No.61/870,974,提交于2013年8月28日， 其通過引用并入本文。
技術領域
[0002] 本發(fā)明涉及一種用于產生隨機位串的系統(tǒng)和方法，涉及物理不可克隆函數(shù) (PUFs)。 背景
[0003] 隨機位串可以形成用于硬件安全中加密、鑒別、驗證和功能激活的基礎。在目前的 技術中，對于加密密鑰材料在現(xiàn)場可編程門陣列(FPGAs)和專用集成電路(ASICs)上的非易 失性存儲器中可被存儲為數(shù)字位串。然而，這種方式存儲的機密對確定的對手可能不是安 全的，其可以用試探性的攻擊來竊取機密。物理不可克隆函數(shù)(PUFs)可以用來作為在非易 失性存儲器中存儲數(shù)字位串的一種替代。PUFs可利用在集成電路中隨機產生變化作為用于 產生隨機位串的熵源，并且可以包括一個芯片上的基礎結構，用于測量及數(shù)字化相應的變 化。
[0004] PUF的質量可以基于群體中的一個或多個的唯一性、位串產生的隨機性及整個不 同環(huán)境條件下（即，溫度和電壓）的再現(xiàn)性或穩(wěn)定性來判斷。當前的PUF的質量不太理想。此 外，確定PUFs的唯一"性、隨機性及穩(wěn)定性的當前技術不太理想。 概要
[0005] -般而言，本發(fā)明描述了用于生成物理不可克隆函數(shù)(PUF)的技術。特別是，本發(fā) 明描述了用于基于電阻變化生成PUF的技術。本發(fā)明描述了分析通過電路的PUF產生位串的 統(tǒng)計質量。具體地，影響電路的多晶硅和金屬線的電阻的變化的PUF在不同溫度和電壓下被 分析以確定其穩(wěn)定性。本發(fā)明還描述了將電路的電壓降轉換成數(shù)字碼，其中所述轉換對簡 化及差分側信道攻擊具有強適應性。
[0006] 以下附圖和描述中將詳細說明一個或多個實施例的細節(jié)。從描述和附圖，及從權 利要求書中，其他特征、目的和優(yōu)點將變得更加明顯。
【附圖說明】
[0007] 圖1是說明可實施本發(fā)明的一種或多種技術的集成電路結構的一個實施例的框 圖。
[0008] 圖2是說明可實施本發(fā)明的一種或多種技術的激勵/測量電路(SMC)的一個實施例 的示意圖。
[0009] 圖3A-3B是說明用于實施本發(fā)明的一種或多種技術的集成電路的一個實施例的示 例性電力網(wǎng)電壓分布的曲線圖。
[0010]圖4A-4B是說明使用本文中所描述的PUF的一個實施例的示例性位生成過程坐標 圖。
[0011]圖5是說明用于根據(jù)本發(fā)明的技術生成的示例性位串的一個示例性海明距離 (hamming distances)分布的曲線圖。
[0012] 圖6是說明實施本發(fā)明的一種或多種技術的示例性集成電路的合格-不合格率的 坐標圖。
[0013] 圖7A是說明本發(fā)明的位串冗余技術的一個實施例的概念圖。
[0014] 圖7B是說明本發(fā)明的位串冗余技術的一個實施例的概念圖。
[0015] 圖8是說明用于改善位串穩(wěn)定性技術的一個實施例的曲線圖。
[0016] 圖9是說明可實施本發(fā)明的一種或多種技術的電壓-數(shù)字轉換器(VDC)的一個實施 例的示意圖。
[0017] 圖10是說明根據(jù)本發(fā)明的技術生成的示例性位串的一個示例性海明距離 (hamming distances)分布的曲線圖。
[0018] 圖11是說明可實施本發(fā)明的一種或多種技術的電壓-數(shù)字轉換器(VDC)的一個實 施例的示意圖。
[0019] 圖12是說明可實施本發(fā)明的一種或多種技術的電壓-數(shù)字轉換器(VDC)的一個實 施例的示意圖。
[0020] 圖13A-13B是說明為了在本文中所描述的一個示例性的PUF中使用的測量差值的 一個實施例的曲線圖。
[0021] 圖14是說明可實施本發(fā)明的一種或多種技術的電路的一個實施例的示意圖。 詳細說明
[0022]物理不可克隆函數(shù)(PUFs)是對下一代集成電路（IC)的安全性的有價值的組件。 PUFs隨機生成可以在例如加密、認證、功能激活、計量等的安全應用中使用的位串，但是其 是可再現(xiàn)的。位串可以使用專用硬件原語和處理引擎來動態(tài)生成，從而可避免在芯片上非 易失性存儲器中存儲的需要。該特點不僅可以提高其適應旨在竊取機密密鑰資料侵入式攻 擊，也可以降低制造 IC的成本。即，在許多情況下，PUFs可以使用能夠使用標準的CMOS工藝 步驟來制造的組件來設計，因此，可以消除整合非標準組件的成本，諸如非易失性存儲器。 PUFs作為下一代的安全機制的另一個重要特征是它們產生大量可重復的隨機位的潛力。此 特點為軟件開發(fā)提供了新的機會以加強安全機制，例如，通過允許在加密通信信道頻繁更 換鑰匙，及通過允許在多個通信實體中利用大的、變化的共享密鑰集。
[0023] PUFs被設計為對在IC上的導線和晶體管的印刷和注入特性的變化是敏感的。對IC 組件制造的精確控制在日益先進技術世代更加困難，從而在更寬的范圍中導致在芯片的復 制拷貝之間及復制拷貝內的電氣變化。在IC內發(fā)生的信號變化可以是HJF的熵源。示例性 PUF的實現(xiàn)可以影響晶體管閾值電壓、散斑圖、延遲鏈及環(huán)形振蕩器、薄膜晶體管、SRAMs、漏 電流、金屬電阻、光學及相變、感應器、切換變化、亞閾值的設計、只讀存儲器(ROM )、總線保 持器、微處理器、使用光刻效果及老化的變化。應當指出的是PUFs可以結合不同類型芯片上 的基礎結構用于測量和數(shù)字化相同類型的變化。雖然，在一些實例中，本文所描述的技術相 對于基于金屬電阻變化的PUFs進行了描述，本文描述的技術可一般適用于任何類型的PUF。 [0024] 一些統(tǒng)計標準已成為衡量PUF質量的重要指標。芯片間的海明距離(HD)可以用于 確定芯片的群體中位串的唯一性。同樣地，美國國家標準與技術研究院(NIST)的統(tǒng)計測試 套件可用于評估由每個芯片產生的位串的隨機性。芯片內的海明距離(HD)可用于評估位串 的穩(wěn)定性。也就是說，不同的溫度和電壓條件下，每個芯片一次又一次重現(xiàn)相同位串的能 力。
[0025]每個芯片一次又一次重現(xiàn)相同位串的能力可以相對于的每個芯片來描述以避免 位反轉，在此位反轉可以被定義為在當溫度和電壓變化時位串生成中的'0到1'和'1到0'變 化。該發(fā)明描述了一個示例性PUF并評估其穩(wěn)定性。此外，本發(fā)明描述了減少了故障重現(xiàn)位 串概率的一個示例性位反轉避免方案。對此示例性位反轉避免方案進行了評價，并顯示出 故障重現(xiàn)位串的概率減少到小于1E-9。
[0026] 如上所述，PUFs可結合不同類型的芯片上基礎結構，用于測量和數(shù)字化的相同類 型的變化。不同類型的芯片上基礎結構的可以為特定PUF提供不同的穩(wěn)定性。本發(fā)明描述了 用于測量電壓的變化的示例性芯片上電壓-數(shù)字轉換器(VDC)。在一個實施例中，電壓的變 化可以反映金屬線的電阻變化。對示例性芯片上電壓-數(shù)字轉換器的穩(wěn)定性在不同的溫度 和電壓下進行了評價。
[0027] 圖1是說明可實施本發(fā)明的一種或多種技術的集成電路結構的一個實施例的框 圖。在圖1中所示的實施例中，芯片100是基于一個90nm芯片結構上。在其它實施例中，芯片 100可基于其他結構上(例如，65nm結構、45nm結構等）。在一個實施例中，90nm的芯片結構可 以使用IBM的90nm、9金屬層體硅工藝制造。如圖1所示，芯片100的平板框架包括56個1/0,并 圍繞一個大約1.5mmX 1.5mm左右的芯片面積。沿著芯片100的頂部標記PS(P感測)和NS(N感 測）的兩個PAD涉及電壓感測連接，其中PS可以用于感測Vdd附近的電壓及NS可以用于感測 GND附近的電壓。在圖1所示的實施例中，每個PS和NS端子線在芯片100上，并連接到85份激 勵/測量電路(SMC)的副本。在圖1所示的實施例中，SMCs被示為小矩形及橫穿整個芯片100 分布為兩個陣列，一個7 X 7的外陣列和一個6 X 6的內陣列(外陣列中49個SMC和內陣列種36 個SMC，總共85個SMC)。雖然在圖1中未示出，掃描鏈可以串聯(lián)連接到SMCs中的每個以允許控 制他們中的每個。
[0028] 圖2是說明可實施本發(fā)明的一種或多種技術的激勵/測量電路(SMC)的一個實施例 的示意圖。在圖2所示的實施例中，SMC 200包括一對短路晶體管3a和3b。在一個實施例中， 每個短路晶體管當啟用時能夠通過電力網(wǎng)吸收大約IOmA的電流。在這個實施例中，Vdd和GND 上的電壓降/上升，分別可小于IOmV。如圖2所示，SMC 200包括一組16個"偽"傳送門（TG)，標 記為Ia到lh，在圖2中充當電壓感測設備。如圖2中所示，8個TG Ia-Ih連接到8個9金屬層(第 9金屬層在圖2中未示出），其限定了電力網(wǎng)的Vdd疊層，如圖2上左側所示(標記為MgIjM 8)，而 其它8個TG Ia-Ih連接到GND疊層，如圖2上右側所示(標記為施到_)。
[0029] 在SMC 200中，掃描FFs 4a和4b和3至8譯碼器5a和5b允許在每個疊層準確啟用TGs 中的一個。如圖2所示，SMC 200包括額外的TGs 2a和2b連接到8個TG疊層中的每個的漏極， 一個用于Vm及一個用于GND。如圖1所示，單獨的掃描FFs的控制它們連接至路由至PS和NS引 腳的芯片寬線。SMC 200的配置和控制機制允許使用芯片外電壓表來測量任何Vdd和GND電 壓。
[0030] 在一個實施例中，一個口令應用到電路100,通過配置掃描鏈以（1)使在SMC內啟動 短路晶體管，及(2)在相同的SMC啟用兩個TG。例如，對于SMC 200，可以啟用短路晶體管3a和 3b及可以啟用標記2a的TG和選自Ia到Ih的組中的一個TG。一旦晶體管被啟用，電壓降/上升 可以使用電壓表在NS和PS平板上進行測量。電壓表可以包括芯片外電壓表或芯片上電壓 表。
[0031] 在一個實施例中，為了減少存在于Vdd和GND疊層的偏置效應和相關性，層間的電壓 降/上升可以通過減去成對來計算，從連續(xù)的金屬層測得的電壓，g卩V M1-VM2、VM2-VM3等等。這 些電壓差，其可以被稱為電力網(wǎng)電壓差(PGVDs)，也可以允許PUF影響發(fā)生在電力網(wǎng)的每個 金屬層的獨立電阻變化。應當注意的是，使用基于PUF的金屬結構的一個顯著好處是"噪聲 相關"變化，如那些通過溫度和電壓(TV)變化引入的，對所測量的電壓導致線性變化。這種 線性比例特性允許兩個電壓的相對大小橫跨溫度和電壓的變化保持一致，這反過來又提高 了PUF位反轉相比較時的穩(wěn)定性，例如影響基于晶體管的變化的PUFs。
[0032] 如圖2所示在各個Vdd和GND疊層中的8個TG表明7個PGVD可以每層計算。然而，應該 指出的是，芯片上電力網(wǎng)的結構可以減少電力網(wǎng)上層的電壓降。因此，在某些情況下，分析 可以被限制為使用下面4個金屬層（即，M^M 4)生成的PGVDs，其允許計算三個PGVD。因此，在 一個實施例中，對Vdd和GND疊層中的每個，在群體中的每個芯片100可以生成85個SMC*3個金 屬層配對= 255個PgVDdPGVDs中的每個可以以各種組合與其他PGVDs進行比較以產生位串。 在一個實施例中，分析可以在通過將每個PGVD與使用相同的金屬層配對生成的所有其它 PGVD比較生成的位串上進行。因此，在一個實施例中，每個芯片100的總位數(shù)目可以等于85 個SMC*84/2每個金屬層配對*3個金屬層配對*2個網(wǎng)格= 3,570 X 6 = 21,420位。因此，在一 個實施例中，電路100可以包括85個SMC 200,及可以被配置成實現(xiàn)一個能夠產生21,420位 的PUF。此PUF在本發(fā)明中通?？杀簧婕盀殡娏W(wǎng)（PG) PUF及更具體地是PGPUF1。
[0033] 如上所述，可以基于一種或多種唯一性、隨機性和穩(wěn)定性確定PUF的質量。在一組 實驗中，PGPUFii 9個TV區(qū)域中進行評價，即，覆蓋在負40 °C、25 °C和85 °C的三個溫度，和三 個電壓，標稱和標稱的+/-10%下的所有組合。使用PGPUFf生的位串的穩(wěn)定性用芯片內HD 和"不合格幾率"技術來測量。此外，使用PGHJFi產生位串的隨機性和唯一性也采用NIST測 試套件和芯片間HD方法進行評估。應當注意的是，在其中進行了比較的順序是隨機的。在芯 片上實現(xiàn)，可以通過使用線性反饋移位寄存器(LFSR)和種子來完成。在實驗中，從芯片外電 壓表獲得數(shù)字化的電壓。隨機比較的過程中使用來自C編程庫中的srand函數(shù)(種子WPrand 函數(shù)（）在實驗中建模。此外，用一組63個芯片對PGPUFj^隨機性、唯一性和穩(wěn)定性的特點進 行評估。
[0034]基于實驗發(fā)現(xiàn)不穩(wěn)定的位，由于它們的PGVDs非常相似被定義為易受反轉的位，實 際上減少了與整體位串相關聯(lián)的若干質量度量，其中包括芯片間的HD和NI ST統(tǒng)計測試分 數(shù)。而且，包括位串上的不穩(wěn)定位可能要求糾錯和/或輔助數(shù)據(jù)方案的包。糾錯和輔助數(shù)據(jù) 方案可能會削弱安全性及增加開銷。本發(fā)明描述了可以被用來識別和丟棄不穩(wěn)定位的示例 性位反轉避免方案。示例性位反轉避免方案可以被用作糾錯和幫助數(shù)據(jù)方案的一種替代。 示例性位反轉避免方案可以被稱為閾值。
[0035]閾值處理可以通過從PGVDs的分布特性第一次計算一個閾值來進行。從如圖3A-3B 中示出的PGVD的分布特征計算閾值。圖3A-3B是說明用于集成電路的示例性電力網(wǎng)電壓分 布的曲線圖。圖3A-3B示出了用于一個樣品芯片CHIPj^GND和V dd的PGVD分布。如上所述，圖 3A和圖3B中每個分布包括255個PGVD值。即，對于Vdd和GND疊層中的每層，在一個群體中的每 個芯片100可以生成85個SMC*3個金屬層配對= 255個PGVD。
[0036]在如圖3A-3B中所示的實施例中，在分布中10 %和90 %點之間的距離用來推導閾 值算法的閾值。如圖3A-3B中所示，對于此芯片10 %和90 %點之間的距離對于GND PGVDs大 約是O . 3mV及對于VDD PGVDS大約是0.15mV。在IO %和90 %的限制用來避免由每個芯片的 P G V D值中潛在異常值引起的扭曲。在其它實施例中，不同的百分比可用來推導閾值(例如， 5%和95%，15%和85%，20%和80%)。
[0037]然后閾值可以由常數(shù)縮放來產生位生成期間所使用的實際閾值。圖4A和圖4B提供 了使用CHIP1的GND PGVDs的位生成過程的說明。圖4A和圖4B中所示的坐標圖均繪出了沿X 軸對相對比的兩個PGVDs之間的差值的位比較數(shù)目。只有通過閾值處理的位被包含在圖中， 即，X軸僅示出了大約1〇,710次比較的一半。通過閾值處理的位可被稱為強位。出現(xiàn)在圖4A-4B的上部分的點生成'1'位，而在下部分的點生成'0'位。
[0038]圖4A僅示出了從登記獲得的點，其在25°C、1.2V下進行，利用在0.11和-0.1 ImV的 兩個水平線描繪了閾值。通過由常數(shù)0.37縮放從分布（8卩，10%和90%的點)獲得的0.3mV獲 得這些值(即，0.3mV*0.37 = 0.1 ImV)。應當指出，在此實施例中，GND和Vdd的閾值的標量0.37 和0.65分別確定為足以防止在芯片上位反轉。在其它實施例中，可以使用其它標量。圖4B增 加了來自其余8個TV(再生）區(qū)域的數(shù)據(jù)點。對圖4A-4B中圖形的仔細檢查揭示出來自再生的 一些數(shù)據(jù)點出現(xiàn)在寬度為0.22mV的閾值帶內，中心圍繞0.0 mV。該再生過程中產生的噪聲會 引起點垂直移動，但只要沒有點移動越過〇.〇線，就不會發(fā)生位反轉。
[0039] 使此過程能夠應用至需要位串精確再生的情況的使用情況工作如下。在最初的位 串生成期間，閾值處理被用于識別不穩(wěn)定的位。對于每個不穩(wěn)定的位，應用到生成位串的口 令序列中其編號的位置被記錄在公共存儲器中。后來，在再生期間，閾值被禁止和公共存儲 器被查閱以確定哪些口令在位生成期間應用。
[0040] 閾值處理技術應用到根據(jù)9個TV區(qū)域測試63個芯片的結果相對于圖5和圖6的描述 如下。對于閾值處理技術重要關注處理通過閾值處理的位的分數(shù)。在進行的實驗中，我們發(fā) 現(xiàn)該分數(shù)對于GND和V dd疊層是不同的。平均而言，使用GND PGVDs約50%的比較通過閾值處 理，而使用VDD PGVDs只有22.5 %的比較通過閾值處理。對于Vdd PGVD分析的較低值被認為 是因為在Vdd網(wǎng)上相對于GND網(wǎng)增加的噪聲產生的。其結果是，平均位串長度從原始大小的 21，420個位減少到大約7，765個位(36.25% )。這些位串被發(fā)現(xiàn)在所有9個TV區(qū)域是可再現(xiàn) 的。
[0041] 真實平均芯片內HD計算為4.01%，其是對整個TV區(qū)域的潛在位穩(wěn)定性的測量。這 個值是通過分析全長獲得的，即，21，420位的位串，具有閾值禁用和位反轉的次數(shù)計數(shù)，其 中位反轉是在跨越所有位串配對(9*8/2 = 36)的每個位位置發(fā)生的，其位串是根據(jù)每個芯 片的9個TV區(qū)域中的每個產生的。平均芯片內HD，以百分比表示，是通過位反轉的數(shù)目除以 36*21，420而獲得的，其是檢查每個芯片位配對的總數(shù)，并乘以100。報告值是橫跨所有芯片 的這些百分比的平均值。根據(jù)PUFs的已發(fā)表的文獻，認為任何值小于5%時是高品質的。 [0042]如上所述，芯片間HD測量位串的唯一性，其最好的可能的結果是50%，即，平均上， 任何不同的兩個芯片的位串上位的一半。圖5是說明用于根據(jù)本發(fā)明的技術生成的示例性 位串的一個示例性海明距離(hamming distances)分布的曲線圖。圖5繪出了芯片間HD的分 布。圖5中包括1，953個HD在內的分布通過在所有組合下對來自所有芯片的穩(wěn)定位串的配對 獲得。具有最短的穩(wěn)定的位串的芯片用于設置在每次HD計算中使用的位串的大小，要求所 有位串被截斷到7,343位。平均的HD是3,666.8(49.94%)，其接近于理想HD 3761.5(50%)。 [0043]實驗還使用NIST統(tǒng)計測試在0.01的默認顯著性水平評估了隨機性。鑒于穩(wěn)定位串 的長度相對較短，15次NIST統(tǒng)計測試中只有11次是適用的。圖6是說明實施本發(fā)明的一種或 多種技術的示例性集成電路的合格-不合格率的坐標圖。如圖6中所示的條形圖在z軸上為X 軸上的每10次測試及為在y軸上的每10個不同的種子給出了合格芯片的數(shù)量。合格芯片的 數(shù)量參照了合格零假設。零假設被指定為測試下的位串是隨機的條件。因此，當通過零假設 的芯片的數(shù)量大時，會獲得好的結果。
[0044] 關于63個芯片，NIST需要至少60個芯片產生比顯著性水平(α = 〇. 01)大的p值，否 則整個測試被認為'不合格'。如圖6中所示的圖中，總體而言，11*10 = 110個條中，41個是表 明所有63個芯片通過測試的全高，39個條具有高度62,27個具有高度61和2個具有高度60。 因此，110個中的109個條等于或大于通過測試所要求的值，及只有1個條低于閾值在58。無 重疊模板測試的條代表橫跨所有148個個體測試的平均合格率。10*148 = 1,480次個體測試 中，61次不合格，59次測試不超過2個芯片不合格，1次3個芯片不合格(57個芯片通過），及1 次4個芯片不合格(56個芯片通過）。此外，除了8個以外其它的P值測試都通過了，表明P值統(tǒng) 一分布在0.0和1.0之間。在發(fā)生于Rank測試和無重疊模板測試中這一類的不合格，這兩者 的NIST建議測試都用比在此使用大得多的位串。總體來說，這些都是非常不錯的結果，并表 明使用PG PUF生成的位串是加密的高質量。
[0045]由PUF產生的位串的大尺寸可用于進一步加強對由單獨閾值處理提供的可靠性。 這可以通過從由PUF產生的強位的序列創(chuàng)建三份固定長度位串副本來完成。然后，在被稱為 三重模塊冗余或TMR的容錯的使用的群體方案的精神內，三個副本可以作為避免位反轉的 裝置進行對比。TMR基于多數(shù)表決方案，其中，通過橫跨位串的所有3份副本采用多數(shù)獲得給 定位的位置的最終位。
[0046]這種技術是使用256位的固定長度的位串進行研究。圖7A是說明本發(fā)明的位串冗 余技術的一個實施例的概念圖。在一個實施例中，通過將第一256強位復制到如圖7A所示的 固定長度位串的第一副本，在登記期間創(chuàng)建了一種基于TMR的位串。通過解析剩余強位創(chuàng)建 兩個第二副本，搜索匹配到所述第一副本。應當指出的是長度為η的基于TMR的位串需要大 約5*η個強位來構建。如上對于閾值處理所描述的，匹配位的位置由在公共存儲位串（未示 出）寫上'1'來表示，而跳過的位(和在閾值處理下遇到的弱位）的位置由寫入'0'來表示。之 后，在再生期間，公共存儲位串被查詢以確定哪些口令是要用于重建位串的三個副本。一旦 創(chuàng)建，通過如圖7Α所示的每條上的多數(shù)表決獲得最終位串。盡管在列中可能會發(fā)生任何單 個位反轉，如在圖7Α中所示的在冗余BS 1的最后一列，但是這允許生成正確的位串。
[0047]圖7Β使用來自假設芯片的數(shù)據(jù)說明了的一種建議性的閾值處理和基于TMR的方 案。圖7Β中X軸繪出了可用于生成位串進行比較的序列，而y軸繪出了PGVDs的配對之間的差 分。每個差分反映了兩個PGVDs的相對順序，例如，正差分值表明第一 PGVD大于第二PGVD。對 于強位，在一個實施例中，PGVD差分數(shù)據(jù)點必須位于圖7B中標記為'+Tr'和圖'-Tr'的閾值 以上或以下。滿足此情況時，使用'1'在數(shù)據(jù)點以下所示的閾值位串中記錄。另一方面，弱位 落在閾值范圍內，并用'〇'表示。在圖7B表示為帶下劃線的'0'的弱位表明是根據(jù)下面描述 的TMR方案跳過的強位。如圖7B中示出的基于TMR技術的實施例在登記期間構建了 3個相同 位串，如沿著圖7B的底部示出，標記為'機密BS'、'冗余BS1'和'冗余BS2'。在從左到右序列 中遇到的第一個強位被置于'機密BS'副本的第一位的位置。此'1'位將冗余BSx的第一位限 制到'1'。因此，下一個遇到的左側最強'0'位需要跳過。兩個冗余強'1'在5和6列位發(fā)現(xiàn)。下 一個強位，在這種情況下的'〇'，在3位串限定第二位及該過程繼續(xù)。生成長度為4的機密位 串所需強位的數(shù)目是約5的倍數(shù)或20。從這個實施例中，這是通過在閾值位串計算' Γ和粗 體' 〇 '的數(shù)量進行評價，其被給出為18。
[0048]為了說明單獨由TMR過電壓閾值處理提供的改進，GND閾值標量以上給出為0.37， 以0.01的布階迭代下降到0.0。由于閾值降低，位反轉開始在僅閾值處理位串發(fā)生。僅閾值 處理'不合格概率'曲線可以通過計算在來自所有63個芯片的位串發(fā)生位反轉的數(shù)目及通 過除以位的總數(shù)目繪制。類似的曲線可以用TMR繪制，但在這種情況下，除非在如圖7A所示 的列的兩個或三個以上的位發(fā)生，位反轉不計算在內。此外，作為分母使用的基于TMR曲線 的位的總數(shù)通過說明最終基于TMR位串使用的實際數(shù)目的因子3減少。
[0049] 圖8為這兩條曲線及適合他們的兩條"指數(shù)-曲線"繪出了數(shù)據(jù)點。在圖8中，沿X軸 繪出了在GND閾值比例常數(shù)，與y軸上的不合格概率相對。指數(shù)曲線擬合允許不合格概率在 相對小的芯片群體中被預測閾值超出最后記錄的位反轉（即，向右）。例如，在0.37閾值單獨 使用電壓閾值處理的不合格概率是6.5E-7。這對使用基于TMR方案的2.4E-10提高了近三個 數(shù)量級。當然，在增加使用位和公共存儲大小為代價下，基于TMR方案可以擴展以通過生成 位串的五個(或更多個副本)進一步改善位反轉的適應性。
[0050] 在上述的實驗中，從芯片外電壓表獲得數(shù)字化的電壓。如上所述，PUFs可使用芯片 上電壓-到-數(shù)字轉換器來實現(xiàn)。圖9、圖11及圖12中每個說明了可實施本發(fā)明的一種或多種 技術的電壓-到-數(shù)字轉換器(VDC)的實施例。圖9中示出的芯片上VDC 900中被設計為'脈沖 滑環(huán)'，當其沿逆變器鏈向下傳送時有負輸入脈沖。當脈沖沿逆變器鏈向下移動，其激活對 應的一組鎖存器記錄脈沖通道，其中激活被定義為存儲一個'1'。溫度計碼（TC)，即，后跟 ' 〇 '序列的' Γ序列，代表了數(shù)字化的電壓。
[0051]芯片上VDC 900通過引入一個固定寬度(常量)輸入脈沖工作，其通過如圖9左側所 示的脈沖發(fā)生器902生成。兩個模擬電壓，標記為CalO和Call，連接至逆變器鏈中的一組串 聯(lián)插入式NFET晶體管，用CalO連接至偶數(shù)編號的逆變器904a-904n及Call和連接至奇數(shù)逆 變器904a-904n。圖9右側的呼出906上示出了逆變器的一個實施例。與脈沖相關聯(lián)的兩個邊 緣的傳播速度是由這些電壓單獨控制的。當脈沖的后邊緣'趕上'前邊緣時，脈沖將在沿逆 變器鏈某點上最終消失。這可以通過在比Call高的電壓下固定CalO得到保證。所應用的 CalO和Cal 1電壓的數(shù)字表示然后可以通過計算在鎖存器908a-908n循序存儲的' Γ的數(shù)目 來獲得。
[0052] 如上所述，PGVDs通過減去在電力網(wǎng)連續(xù)金屬層測得的電壓創(chuàng)建。而用VDC-次數(shù) 字化這些PGVs及然后減去它們，差分操作可以在模擬域中通過將來自連續(xù)金屬層兩個電壓 應用到CalO和Cal 1的輸入進行。從一對中下金屬層Mn的較大PGV可應用于CalO，而從相鄰較 高的金屬等級層Mn+i的PGV可以應用于Call(電壓降被用于Vdd電力網(wǎng)電壓，例如，Vd『Vmii)。 [0053]圖9示出這是如何可以實現(xiàn)的一個實施例。在PG陣列910被配置為啟用M n上的PGV 來驅動的NS(或PS)引腳，然后一個芯片外電壓表(VM)912被用于數(shù)字化值(如用于上述實驗 中所描述的相同的方法）。該PGV然后乘以15,加上偏移量，此電壓總和用于編程驅動CalO的 芯片外電源914a。相同的過程也可以進行用于在金屬層M n+1上產生PGV，除將最終值用于編 程驅動Call的第二芯片外電源914b。在本實施例中，乘法和偏移操作是必要的，因為VDD 900需要為了正確操作將CalO和Cal 1電壓設置在500mV和Vdd之間。
[0054] 應當注意的是，不同于在上述PGV實驗中的芯片外電壓表，芯片上的VDC 900經(jīng)受 與PUF相同的TV變化（如將在實際執(zhí)行的情況下）的影響，因此，它的特點也可以變化。在一 個實施例中，校準過程可被用于'調諧'偏移電壓，以補償一些在VDC 900行為的變化，但由 于測量是差分，VDC 900能夠自校準和抵消大部分的本身TV變化的不利影響。
[0055]進行同一組的實驗，并接著使用VDC 900在63個芯片上進行如上所描述的相同的 過程，而不使用芯片外電壓表。結果如下。閾值處理后的平均位串長度為8,388位(39.16%) 和最短的一個（用來從其它芯片的統(tǒng)計測試截斷位串）是7506位。這兩個數(shù)字比使用PGVs得 到的數(shù)字稍大，如在上述，并表示該VDC 900補償了一些發(fā)生在測量的PGVs的TV變化。
[0056]然而，在另一方面，對于芯片上基于VDC位串的統(tǒng)計測試結果比PGVs所呈現(xiàn)出的那 些略差。以與圖5的PGVs相同的圖形格式，圖10示出了位串的HD分布和幾個統(tǒng)計結果。雖然 芯片間HD在49.87%，接近于理想的50%，為PGVs獲得的值略好(49.94%)。此外，圖10給出 的46.3位的標準偏差比圖5給出的43.4位稍大，這主要是由于在圖10中的曲線的左側的較 長的拖尾。使用圖6中列出的相同的11次NIST統(tǒng)計測試對基于VDC位串測試，但僅使用第一 種子。雖然大多數(shù)測試通過，但Runs和Approx.熵試驗分別不合格，有57和49個芯片通過，及 148次非重疊模板測試不合格，有20個通過。
[0057]總之，數(shù)字化過程由芯片上VDC 900進行效果良好，但在除去存在于PGVs的偏移時 可能不會像在芯片外電壓表那樣有效。在J. Ju et al.，〃Bit String Analysis of Physical Unclonable Functions based on Resistance Variations in Metal and Transistors，〃H0ST，2012，pp 13-20中，其通過引用以其整體并入，它表明一個'碗狀'圖案 存在于橫穿SMCs的2-D陣列的Ml電壓，表明金屬層間的電壓差計算（如在這里完成)有效地 將其消除。使用VDC 900計算模擬差分的問題直接處理存在于CalO和Call的不同的靈敏度。 特別是，Call具有比CalO更高的靈敏度，因此，將電壓應用到CalO和Call的放大因子需要是 不同的（如上所述，15用于實驗中的兩種因素）。
[0058]靈敏度的不對稱性表現(xiàn)為如下。假定Mn電壓通過固定常數(shù)AV從VDC 900增加及 Mn+1電壓保持恒定。在這些條件下，假設這兩次測量的TC等于X。與此相反，類似的情況，其中 皿"電壓保持恒定及M n+1電壓通過同一固定常數(shù)AV從VDC 900增加，不會導致相同的TC。相 反，TC等于y，其中y>x。換言之，與在等效下金屬層(Mn)的電壓變化相比，在上金屬層(M n+1) 的電壓的增量變化對TC的變化的影響較大。因此，TCs權衡在下金屬層中的電壓變化小于在 上金屬層中的變化，其使它們的關系扭曲至實際電壓差。
[0059] 如圖9所示具有VDC 900的第二個問題是其可能是易感性差分功耗攻擊(DPA) APA 是用來竊取嵌入式ICs內機密的統(tǒng)計技術。它的工作原理是通過分析從操作功能單元，諸如 高級加密引擎，產生的電源的瞬態(tài)推導IC的內部狀態(tài)(和機密）。VDC 900的脈沖-收縮行為 使得其比較容易地對給定的電壓差的測量確定TC代碼。當脈沖收縮和消失時，通過VDC 900 產生的功率瞬態(tài)簡單地停止，因此，功率瞬態(tài)的長度正比于TC。
[0060] 解決該問題的VDC的示例性結構示于圖11。圖11是說明可實施本發(fā)明的一種或多 種技術的電壓-數(shù)字轉換器(VDC)的一個實施例的示意圖。如圖11所示，在VDC 1100中來自 MjPMn+1金屬層的兩個GND PGV驅動兩個相同的延遲鏈上的偶數(shù)編號的弱電逆變器1104a-1104b和1106a-l 106b，一個沿該圖的頂部和一個沿底部。在上升轉變導入下部延遲鏈之前， 上升轉變導入頂部延遲鏈。鑒于Mn+1電壓比M n電壓低，頂部延遲鏈傳播邊緣更慢，及最終邊 緣傳播沿著底部延遲鏈穿過頂部邊緣。類似于圖9中VDC 900,作為邊緣傳播，只要在時間上 先于其它延遲鏈上的邊緣，就在鎖存器中每次記錄一個'a'。否則存儲一個'0'。延遲鏈的二 元性導致互補的TCs被存儲在鎖存器1108a-1108n中，其隨后傳送到掃描鏈。一個示例性測 試結果在圖11的中心右側給出，示出了當?shù)撞窟吘壨ㄟ^頂部邊緣時在第三鎖存器(未示出） 產生的互補的TCs。
[0061 ] 盡管在圖11中所示VDC 1100的示例性結構在區(qū)域上比圖9中所示的VDC 900大幾 乎兩倍，它提供了一個顯著優(yōu)勢。當?shù)撞窟吘壨ㄟ^頂部邊緣時，功率瞬態(tài)簽名保持不變，因 此對手很難或不可能確定在此發(fā)生的精確時間。盡管一些資料揭示了反映相對于底部邊緣 由頂部邊緣傳播到的其延遲鏈末端所用的額外時間的功率瞬態(tài)末端，當分析與實際的PGV 電壓相關的功率瞬態(tài)時，需要較高的信號與噪聲的比值。此外，有可能在這種結構引入'停 止條件'，信號傳播在頂部延遲鏈停止，有效地消除了這種類型的信息泄露。例如，通過在頂 部延遲鏈上選通Vdd輸入，能夠把這些輸入瞬間關閉，底部邊緣傳播離開其延遲鏈的末端。這 個動作停止沿頂部掃描鏈的傳播(和相應的功率瞬態(tài)），因此在它們的延遲中'隱藏'差異。 [0062] 解決VDC 900的問題的VDC的另一個示例性結構如圖12所示。圖12是說明可實施本 發(fā)明的一種或多種技術的電壓-數(shù)字轉換器(VDC)的一個實施例的示意圖。如圖12所示，VDC 1200的輸入是標記為Vo It InUpper和Volt InLower的兩個電壓和連接到邊緣發(fā)生器1202的 兩個布線edPe2 JDC 1200輸出反映感測電壓輸入大小的兩個128位溫度計碼(TCs)。如上所 述，TC是定義為'0'（或'1'）的位串，后跟'1'（或'0'）的位串。
[0063] 如圖12所示，VDC 1200是由兩個256級延遲鏈組成，其中上延遲鏈包括逆變器 1203a-1203n 和 1204&-120411及下延遲鏈包括逆變器12053-120511和12063-120611。 Vo 11 InLower輸入連接到128個NFET，在延遲鏈中插在奇數(shù)編號的逆變器系列。Vo 111 nUpper 以類似的方式連接到上延遲鏈。PUF引擎（圖12中未示出）通過驅動上升邊緣進入邊緣發(fā)生 器1202啟動數(shù)字化過程。邊緣發(fā)生器1202通過 ei到相對應的VDC輸入，但通過At延遲e2(在 一個實施例中通過3 2到1選擇MUX確定）。兩個邊緣然后沿兩個逆變器鏈以相對于 VoltlnUpper VoItInLower輸入大小的'行進'下來。
[0064] 在V〇ltlnUpper>V〇ltlnL〇wer情況下，沿著頂部延遲鏈的邊緣傳播最終通過底部 延遲鏈上的邊緣。沿著兩個延時鏈的偶數(shù)逆變器的輸出連接到記錄發(fā)生這種情況點的一組 鎖存器1208a-1208n。如圖12,通過在上鏈鎖存器產生的TC是一個后跟'1'的'0'序列，而互 補圖案在下鏈的鎖存器輸出出現(xiàn)。與VoltlnUpper和VoltlnLower之間的電壓差的大小成正 比的值可以通過計數(shù)在這些TC中任一的' Γ的數(shù)量來獲得。以這種方式，VDC 1200代表被配 置為數(shù)字化PUF的裝置的一個實施例。
[0065]以上說明了 ：因為金屬電阻與溫度和電壓成線性比例，隨PUF的熵源影響金屬電阻 變化應該是整個環(huán)境(TV)變化比影響基于晶體管變化本質上更穩(wěn)定。在上面給出的分析中 使用的PGVs實際上包括來自兩個源的變化。雖然包含在SMC 200中短路晶體管非常大（例 如，57 X最小尺寸），因此，相比于最小尺寸的晶體管，表現(xiàn)出更小的變化，但它們確實在PGV 分析中引入熵的組成部分。熵致力于改善的結果，但該增益被減小，如下面所示，由于基于 晶體管的變化對TV變化(以下稱為TV噪聲）的敏感性增加。
[0066]在一個實施例中，可以由短路電流除以PGV電壓消除晶體管的變化。這些值可以被 稱為電力網(wǎng)等效電阻和使用術語PGERs引用。為了得到PGERs的盡可能"純"的一種形式，漏 電壓和漏電流也可以Αλβ田短路晶優(yōu)昝個骨的倚中減去。對于PGER的表達由公式1給出：
公式1
[0067]應當注意的是，用于限定PGER的四次測量中每個都可以增加噪聲，在從TV噪聲的 分析中通過樣品平均將其分離并區(qū)別開來。通過減去PGERs的配對創(chuàng)建PGER差(PGERDs)，正 如上所述的用于完成PGVs。
[0068] 分析的一個目的是要表明PGERDs比PGVDs對TV變化更具適應性。為了確定TV變化 的大小(或"噪聲"），對PGVD和PGERD數(shù)據(jù)進行校準。校準去除通過數(shù)據(jù)中TV噪聲引入的DC偏 移，但是保留變化。校準可以通過計算給定的金屬層配對和TV區(qū)域的整組SMCs的平均PGERD 和PGVD進行。校正因子隨后可通過從參考TV區(qū)域減去在每個TV區(qū)域的平均值來計算。參考 是在25°C，1.2V下收集的數(shù)據(jù)。然后將校正因子加到來自TV區(qū)域相應的數(shù)據(jù)。
[0069] 使用來自芯片之一的數(shù)據(jù)計算的校準的M2-M3PGERDS和PGVDs的一個子集分別示 于圖13A和圖13B中所示的曲線。在圖13A-13B中SMC數(shù)量沿X軸給定及校準到25 °C的PGERD或 PGVD沿y軸繪出。曲線中的每一點是11個樣品的平均值(樣品也被繪制為未連接點來說明測 量噪聲）。該平均可消除大部分的測量噪聲。因此，線路連接曲線的變化主要由TV噪聲引入。
[0070] 在PGERD圖中列出的3〇值表明TV噪聲約測量噪聲（1.665/0.620)的2.7倍。當任意 兩個相鄰的點配對之間的線的斜率使正負號顛倒時（如圖13Α中所示的實施例）發(fā)生位反 轉。與此相反，PGVD分析比率增大到7.7(23/3)。因此，比將其引入PGERD分析中，近三倍TV噪 聲更有可能將位反轉引入PGVD分析中。
[0071] 如上所述，等式1需要測量的電流值。芯片上測量電流可能很難。圖14示出了可用 于替代在芯片上測量的電流值的一個示例性測量電路的示意圖。在一個實施例中，電路 1400可以使塊內SMCs的電壓降歸一化至參考電流。如該圖14所示，電路1400包括代表熵源 的AND門1402、傳送門1404、傳送門1406、NFET 1408、電阻器1410和電阻器1412 JND門1402 可以被配置為開啟特定的SMC?？梢钥缭届卦催B接傳送門1404和傳送門1406。例如，傳送門 1404和1406可以被分別連接到PS和NS。當啟用SMC時，NFET 1408可以被配置成提供激勵。在 一個實施例中，當啟用SMC時，NFET 1408可以被配置成提供500μΑ。電阻器1410可以是一個 受控電阻硅化多晶硅電阻器。在一個實施例中，電阻值1410可以具有大約400歐姆的電阻 值。以這種方式，當啟用一個SMC時，NFET 1408的電流產生可通過傳送門1404和傳送門1406 來感測的整個熵源的電壓降。電路1400可以允許通過該塊的SMCs內的不同NFET電流引入電 壓變化被消除。此過程可被稱為所謂的歸一化并描述如下。
[0072] 歸一化的目的可以作為所測量的整個熵疊層電壓降的一個部分消除晶體管的電 流變化。以前的工作表明電流引入的變化顯著地有助于TV噪聲，這反過來，起到降低的正確 再生位串的概率。歸一化可以被認為是一個過程，為塊內的所有的SMC將電壓降"歸一"為參 考電流。歸一化是從由以下公式2給出的基本電路理論方程R = V/I得到，其指出熵源的電阻 可以從感測電壓測量除以通過所述NFET的電流而獲得。不幸的是，芯片上測量電流是具有 挑戰(zhàn)性的和不切實際的。
公式.2.
[0073] 在只需要確定一個與電阻"成比例"的值的情況下，公式3提供了一種替代。在此， DV感測上部是在整個如圖14中所示的熵源的較高電壓點產生的數(shù)字化電壓(來自VDC O和 128之間的值）。來自塊上啟用的激勵-測量-電路（SMC)的電流流經(jīng)R鮏（1410)。因此，由 (129-DV感測上部)限定的電壓降與NFET電流成比例。
公式3
[0074]以這種方式，本文所描述的電路闡明了被配置為生成物理不可克隆函數(shù)的示例性 電路。已經(jīng)描述了各種實施例。這些和其它實施例在以下權利要求的范圍之內。
【主權項】
1. 一種用于物理不可克隆函數(shù)生成數(shù)字化值的方法，該方法包括： 接收第一電壓值； 接收第二電壓值； 生成溫度計代碼，其中所述的溫度計代碼包括:多個第一位值的連續(xù)位，及其中第一位 值的連續(xù)位的數(shù)量與第一電壓值和第二電壓值之間的電壓差的大小成比例。2. 根據(jù)權利要求1所述的方法，其中，接收電壓值包括接收對應于熵源的電壓值，其中， 所述熵源包括:包括在集成電路中的無源導體。3. 根據(jù)權利要求2所述的方法，其中，無源導體包括：金屬絲、硅化多晶硅、非硅化物多 晶硅、η型擴散源、p型擴散源、η阱或p阱中之一。4. 根據(jù)權利要求2所述的方法，其中，接收第一電壓值包括:接收對應于集成電路電力 網(wǎng)的第一金屬層的電壓值及接收第二電壓值包括:接收對應于集成電路電力網(wǎng)的第二金屬 層的電壓值，其中，第一金屬層和第二金屬層是連續(xù)的金屬層。5. 根據(jù)權利要求1所述的方法，其中，生成溫度計代碼包括:將對應于第一電壓值的電 壓應用到逆變器鏈上偶數(shù)編號的逆變器上及將對應于第二電壓值的電壓應用到逆變器鏈 上奇數(shù)編號的逆變器上。6. 根據(jù)權利要求5所述的方法，其中，生成溫度計代碼還包括:逆變器鏈上的每個逆變 器輸出在各自的鎖存器上基于是否檢測到脈沖存儲一個1或0的位值。7. 根據(jù)權利要求1所述的方法，其中，生成溫度計代碼包括:將與第一電壓相關聯(lián)的第 一邊緣應用到第一延遲鏈及與將第二電壓相關聯(lián)的第二邊緣應用到第二延遲鏈，其中第二 邊緣通過預定時間值沿第一邊緣延伸。8. 根據(jù)權利要求7所述的方法，其中，生成溫度計代碼還包括:延遲鏈的每個邊緣在各 自的鎖存器上基于第一延遲鏈輸出順序或應用至各自鎖存器的第二延遲鏈相對應的輸出 順序存儲一個1或〇的位值。9. 根據(jù)權利要求1所述的方法，其中，生成溫度計代碼包括：消除與第一電壓值和第二 電壓值相關聯(lián)的晶體管電流變化。10. 根據(jù)權利要求1所述的方法，還包括生成兩個或更多個冗余溫度計代碼及基于多數(shù) 規(guī)則確定最終溫度計代碼。11. 一種用于物理不可克隆函數(shù)生成數(shù)字化值的設備，該設備包括： 用于接收第一電壓值的第一輸入； 用于接收第二電壓值的第二輸入;及 配置成生成溫度計代碼的電路，其中，溫度計代碼包括：多個第一位值的連續(xù)位，及其 中第一位值的連續(xù)位的數(shù)量與第一電壓值和第二電壓值之間的電壓差的大小成比例。12. 如權利要求11所述的裝置，其中，電壓值包括:接收對應于熵源的電壓值，其中，所 述熵源包括:包括在集成電路中的無源導體。13. 如權利要求12所述的裝置，其中，無源導體包括:金屬線、硅化多晶硅、非硅化物多 晶硅、η型擴散源、ρ型擴散源、η阱或ρ阱中之一。14. 如權利要求12所述的裝置，其中，第一電壓值包括:對應于集成電路電力網(wǎng)的第一 金屬層的電壓值及第二電壓值包括:對應于集成電路電力網(wǎng)的第二金屬層的電壓值，其中， 第一金屬層和第二金屬層是連續(xù)的金屬層。15. 如權利要求11所述的裝置，其中，配置成生成溫度計代碼的電路包括:逆變器鏈，及 其中，將對應于第一電壓值的電壓應用到逆變器鏈上偶數(shù)編號的逆變器上及將對應于第二 電壓值的電壓應用到逆變器鏈上奇數(shù)編號的逆變器上。16. 如權利要求15所述的裝置，其中，配置成生成溫度計代碼的電路還包括:各自的鎖 存器可操作地耦合至逆變器鏈上的每個逆變器輸出，其中，各自的鎖存器經(jīng)配置成基于是 否檢測到脈沖存儲一個1或0的位值。17. 如權利要求1所述的裝置，其中，配置成生成溫度計代碼的電路包括：電路，配置成 將與第一電壓相關聯(lián)的第一邊緣應用到第一延遲鏈及與將第二電壓相關聯(lián)的第二邊緣應 用到第二延遲鏈，其中第二邊緣通過預定時間值沿第一邊緣延伸。18. 如權利要求17所述的裝置，其中，配置成生成溫度計代碼的電路包括:各自的鎖存 器可操作地耦合至延遲鏈上的每個邊緣輸出，各自的鎖存器中的每個基于第一延遲鏈輸出 順序或應用至各自鎖存器的第二延遲鏈相對應的輸出順序存儲一個1或0的位值。19. 如權利要求11所述的裝置，其中，生成溫度計代碼包括：消除與第一電壓值和第二 電壓值相關聯(lián)的晶體管電流變化。20. 如權利要求11所述的裝置，還包括:生成兩個或更多個冗余溫度計代碼及基于多數(shù) 規(guī)則確定最終溫度計代碼。
【文檔編號】G06F11/10GK105849701SQ201480059198
【公開日】2016年8月10日
【申請日】2014年8月28日
【發(fā)明人】詹姆斯·普拉斯魁里克
【申請人】Stc.Unm公司