可重構(gòu)的串行和脈沖寬度調(diào)制接口的制作方法
【專利摘要】本發(fā)明涉及可重構(gòu)串行和脈沖寬度調(diào)制接口?？芍貥?gòu)寄存器裝置包括按照鏈?zhǔn)浇Y(jié)構(gòu)順序地布置的存儲元件的裝置。每個存儲元件存儲二進制信號的狀態(tài)?？蛇B接到存儲元件的裝置的組合邏輯電路使存儲元件的裝置形成二進制同步計數(shù)器。可連接到存儲元件的裝置的旁路邏輯電路使存儲元件的裝置形成串行移位寄存器。切換電路具有用于接收表示計數(shù)器模式和移位寄存器模式的至少一個的模式信號的模式信號輸入端子。如果模式信號表示計數(shù)器模式，則切換電路被配置為將存儲元件的裝置連接到組合邏輯電路，而如果模式信號表示移位寄存器模式，則切換電路被配置為將存儲元件的裝置連接到旁路邏輯電路。
【專利說明】
可重構(gòu)的串行和脈沖寬度調(diào)制接口
技術(shù)領(lǐng)域
[0001 ]本公開一般涉及具有通信接口的處理系統(tǒng)，更具體地，涉及具有可重構(gòu)以傳遞串行或脈沖寬度調(diào)制數(shù)據(jù)的接口的處理系統(tǒng)。
【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的發(fā)展，電子裝置(例如晶體管)的尺寸不斷減小。與此同時，處理系統(tǒng)的能力不斷增加，從而對處理系統(tǒng)可以與其進行通信的裝置的數(shù)量和類型的需求增加。然而，隨著處理系統(tǒng)尺寸的減小，處理系統(tǒng)外部封裝的引腳或接觸的數(shù)量也減少，從而迫使在接口之間共享引腳。例如，某些類型的數(shù)據(jù)可以以串行格式傳遞，而其它類型的數(shù)據(jù)可以以脈沖寬度調(diào)制(PWM)的或脈沖持續(xù)時間調(diào)制(PDM)的格式傳遞。在一些情況下，特定的引腳可以連接至串行或PWM接口電路，這取決于處理系統(tǒng)的購買者所確定的應(yīng)用。雖然兩種類型接口的電路都用所述裝置來提供，但是對于特定應(yīng)用而言不需要的接口電路不被使用，從而占用了昂貴的空間，使路由和復(fù)用復(fù)雜化，并且不必要地增加了制造該處理系統(tǒng)的成本。當(dāng)需要大量接口的時候，這一點尤為如此。

【發(fā)明內(nèi)容】

[0003]根據(jù)本發(fā)明的一個方面，提供一種可重構(gòu)接口裝置，包括:存儲元件的裝置，按照鏈?zhǔn)浇Y(jié)構(gòu)順序地布置，其中每個存儲元件被配置為存儲二進制信號的狀態(tài);組合邏輯電路，能夠連接到所述存儲元件的裝置，其中所述組合邏輯電路被配置為使所述存儲元件的裝置能夠形成二進制同步計數(shù)器;旁路邏輯電路，能夠連接到所述存儲元件的裝置，其中所述旁路邏輯電路被配置為使所述存儲元件的裝置能夠形成串行移位寄存器;切換電路，具有模式信號輸入端子，所述模式信號輸入端子用于接收表示計數(shù)器模式和移位寄存器模式的至少一個的模式信號，其中所述切換電路被配置為:如果所述模式信號表示所述計數(shù)器模式，則選擇性地將所述存儲元件的裝置連接到所述組合邏輯電路，并且如果所述模式信號表示所述移位寄存器模式，則選擇性地將所述存儲元件的裝置連接到所述旁路邏輯電路；以及輸入信號切換單元，具有用于接收預(yù)定的非時變信號的第一輸入端子、用于接收隨時間改變的二進制數(shù)據(jù)信號流的第二輸入端子、以及輸出端子，基于所述模式信號選擇性地傳輸所述非時變信號和二進制數(shù)據(jù)信號的一個到所述輸出端子，其中所述輸入信號切換單元被配置為:如果所述模式信號表示所述計數(shù)器模式，則選擇性地在輸出端子呈現(xiàn)所述非時變信號，并且如果所述模式信號表示所述移位寄存器模式，則選擇性地在輸出端子呈現(xiàn)所述數(shù)據(jù)信號流。
[0004]根據(jù)本發(fā)明的另一個方面，提供一種方法，包括:接收表示計數(shù)器模式和移位寄存器模式中的至少一個的模式信號；如果所述模式信號表示所述計數(shù)器模式，則選擇性地將存儲元件的裝置連接到組合邏輯電路，其中所述組合邏輯電路能夠連接到所述存儲元件的裝置，其中所述存儲元件按照鏈?zhǔn)浇Y(jié)構(gòu)順序地布置，其中每個存儲元件被配置為存儲二進制信號的狀態(tài)，其中所述組合邏輯電路被配置為使得所述存儲元件的裝置能夠形成二進制同步計數(shù)器；以及如果所述模式信號表示所述移位寄存器模式，則選擇性地將存儲元件的裝置連接到旁路邏輯電路，其中所述旁路邏輯電路能夠連接到所述存儲元件的裝置，其中所述旁路邏輯電路被配置為使所述存儲元件的裝置能夠形成串行移位寄存器。
【附圖說明】
[0005]本公開通過示例的方式說明，并且不受限于附圖，在附圖中相似的附圖標(biāo)記表示相似的要素。附圖中的要素被簡明地例示，不一定按比例繪制。
[0006]圖1例示了根據(jù)本發(fā)明一個實施例的處理系統(tǒng)的框圖。
[0007]圖2例示了可以用于圖1的處理系統(tǒng)中的接口裝置的實施例的框圖。
[0008]圖3例示了可以用于圖2的接口裝置中的旁路/組合器模塊的實施例的框圖。
[0009]圖4例示了具有圖3的旁路/組合器模塊的實施例的進一步細節(jié)的框圖。
【具體實施方式】
[0010]本文公開的系統(tǒng)、裝置以及方法的實施例提供了一種接口裝置，該接口裝置可以被配置用于兩種不同類型的格式(例如，串行或脈沖寬度調(diào)制(PffM)數(shù)據(jù)格式)之一的數(shù)據(jù)。在串行配置中，接口裝置用作串行移位寄存器。在PWM結(jié)構(gòu)中，相同的接口裝置用作用于PWM驅(qū)動器的定時器計數(shù)器。還包括多路復(fù)用器，以在串行移位寄存器和定時器計數(shù)器之間進行功能切換。相同的邏輯門被用于串行模式下的數(shù)據(jù)移位、PWM模式下捕獲邊沿時間、或者在輸入轉(zhuǎn)變處時間戳捕獲以將數(shù)據(jù)從寄存器傳輸?shù)骄彌_器。由可重構(gòu)接口裝置提供的靈活性使得其適合軟件定義的I/O架構(gòu)，所述軟件定義的I/O架構(gòu)通過去除不使用的部件減小管芯(die)尺寸同時保留靈活性，以低于先前的成本支持很多不同應(yīng)用。
[0011]圖1例示了根據(jù)本發(fā)明一個實施例的處理系統(tǒng)100的框圖，所述處理系統(tǒng)100包括具有微控制器單元(M⑶)103的控制器單元102，所述微控制器單元(M⑶)103具有處理器104、存儲器和接口裝置108、110。外圍裝置112被耦接以通過總線經(jīng)由接口裝置110與MCU103進行串行數(shù)據(jù)傳遞?？刂破鲉卧?02外部的傳感器114被耦接以通過總線經(jīng)由接口裝置108與MCU103進行PffM數(shù)據(jù)傳遞。處理器104、存儲器106和接口裝置108、110被耦接以通過總線111彼此通信。處理器104也可以被耦接以通過專用總線與存儲器106直接通信。
[0012]接口裝置108、110包括相同的電路，但是基于要經(jīng)由接口裝置108、110傳遞的數(shù)據(jù)的類型，該電路的配置有所不同。通常在建立系統(tǒng)100時做出是否配置108、110的決定，并且在系統(tǒng)100的整個壽命期間不改變。然而，在其它情況下，也可以動態(tài)地重構(gòu)接口裝置108、110以處理不同格式的數(shù)據(jù)。
[0013]處理器104、存儲器106和接口裝置108、110可以被實現(xiàn)為位于單個集成電路上或相同裝置內(nèi)的電路。替代地，處理器102、存儲器106和接口裝置108、110，以及外圍裝置112和傳感器114，可以包括彼此互連的任何數(shù)量的分離的集成電路或分離的裝置。例如，存儲器106可以位于與處理器104相同的集成電路上，或位于單獨集成電路上，或位于與系統(tǒng)100的其它元件分立的另一個外圍裝置或從裝置內(nèi)。外圍裝置112可以共同位于與SOC 103相同的模塊中，而傳感器114可以位于遠離控制器單元102的位置處的單獨集成電路或裝置上。此外，例如，系統(tǒng)100或其部分可以是物理電路或可轉(zhuǎn)換為物理電路的邏輯表示的軟表示或代碼表示。同樣，系統(tǒng)100的部分可以以軟件或任何適當(dāng)類型的硬件描述語言來實施。
[0014]存儲器裝置106可以是任何合適的存儲器裝置，例如，隨機存取存儲器(RAM)、靜態(tài)RAM(SRAM)、磁電阻RAM(MRAM)、非易失性RAM(NVRAM，例如“閃存”存儲器等等)、和/或動態(tài)RAM(DRAM)(例如，同步DRAM(SDRAM))、雙倍數(shù)據(jù)速率RAM、可擦除可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)等，及其任意組合，等等。
[0015]與串行外圍裝置112的通信包括通過計算機總線111一次一位地順序地向處理器104或存儲器106發(fā)送數(shù)據(jù)?？梢栽谙到y(tǒng)100中使用的串行協(xié)議的示例包括串行外圍裝置接口(5?1)、1^-232、1^-422、1?-485、]\00?(觀11?*、12(:、125等等。外圍裝置112可以包括溫度傳感器、壓力傳感器、模數(shù)轉(zhuǎn)換器、觸摸屏、視頻游戲控制器、控制裝置、音頻編解碼器、數(shù)字電位計、數(shù)模轉(zhuǎn)換器、照相機鏡頭、以太網(wǎng)裝置、USB裝置、USART裝置、CAN、IEEE 802.15.4裝置、IEEE802.11裝置、掌上視頻游戲機、閃存、EEPROM、實時時鐘、顯示器、多媒體卡或安全數(shù)字卡。在系統(tǒng)100中可以包括任何合適數(shù)量的串行外圍裝置112，而作為示例只示出了一個外圍裝置112。
[0016]傳感器112可以定位在遠程的、有噪的環(huán)境中，因此具有比模擬信號更好的抗噪聲性的數(shù)字脈沖寬度調(diào)制(PWM)輸出(例如SENT協(xié)議)可以在這些類型的應(yīng)用中使用。傳感器112的示例包括輪胎壓力傳感器、發(fā)動機排氣傳感器、壓縮機出口溫度、冷卻液出口壓力傳感器、電池電壓和空氣進口壓力等等。在系統(tǒng)100中可以包括任何合適數(shù)量的傳感器114，而作為示例僅示出了一個傳感器112。
[0017]圖2例示了可以用于圖1的處理系統(tǒng)100的接口裝置108、110的實施例的框圖，所述接口裝置108、110包括濾波器202、控制邏輯模塊204、多路復(fù)用器206、208、旁路/組合器邏輯模塊210-218，以及存儲元件220-238。存儲元件220-238可以用觸發(fā)器電路、存儲寄存器或其它合適的用于存儲數(shù)據(jù)的位的裝置來實現(xiàn)。旁路/組合器模塊210-218和存儲元件220-228被共同稱為寄存器240 ο存儲元件230-238被共同稱為緩沖器242。
[0018]多路復(fù)用器206具有耦接至恒定值或者替代地耦接至預(yù)定標(biāo)器(prescaler)裝置的輸出的第一輸入，以及被耦接以接收串行輸入數(shù)據(jù)的第二輸入。到多路復(fù)用器206的控制輸入被標(biāo)記為MODE(模式)，并且是表示接口 108、110被配置為串行模式還是P麗模式的信號。多路復(fù)用器206在PWM模式期間將輸出所述恒定值而在串行模式期間將輸出串行數(shù)據(jù)。多路復(fù)用器206的輸出被耦接作為到旁路/組合器模塊210的輸入。每個旁路/組合器模塊210-218具有耦接至存儲元件220-228中相應(yīng)的相鄰存儲元件的輸入的輸出。存儲元件228的輸出耦接至存儲元件238的輸入。每個旁路/組合器模塊210-218的另一個輸出耦接至存儲元件230-238中相應(yīng)的存儲元件的輸入。每個存儲元件230-238的輸出耦接至數(shù)據(jù)總線111。
[0019]多路復(fù)用器208具有耦接至PWM時鐘信號的第一輸入和耦接至串行時鐘信號的第二輸入。多路復(fù)用器208的輸出耦接至每個存儲元件220-228的另一個輸入。多路復(fù)用器208的控制輸入被標(biāo)記為MODE(模式)，并且是表示接口 108、110被配置為串行模式還是PffM模式的信號。該模式(MODE)信號被設(shè)置為使多路復(fù)用器208在P麗模式期間輸出P麗時鐘信號而在串行模式期間輸出串行時鐘信號。該模式信號還控制多路復(fù)用器208以在PffM模式期間輸出恒定值而在串行模式期間輸出信號中的數(shù)據(jù)。
[0020 ] 當(dāng)接口裝置108、110被配置為串行接口時，主裝置(例如，MCUl O 3)和從裝置(例如，模數(shù)轉(zhuǎn)換器或其它合適的外圍裝置112)通過相應(yīng)的接口裝置(例如，用于MCU 103的接口裝置108或110)進行通信。在接口裝置108、110中，移位寄存器240的最低有效位可以具有連接到用作主輸入/從輸出的引腳的輸入，而移位寄存器240的最高有效位可以具有連接到用作主輸出/從輸入的引腳的輸出。串行時鐘信號連接到移位寄存器240的時鐘輸入。
[0021]外圍裝置112的SPI接口可以包括從移位寄存器，該從移位寄存器具有與標(biāo)記為MOSI的引腳連接的輸入和與標(biāo)記為MISO的引腳連接的輸出。從移位寄存器的時鐘輸入連接到串行時鐘信號。MCU 103和從外圍裝置112各自的MOS1、MIS0和串行時鐘引腳可以彼此連接。MCU 103和從外圍裝置112 二者都具有用于輸入待傳輸數(shù)據(jù)到其相應(yīng)的移位寄存器或從其相應(yīng)的移位寄存器取回(retrieving)接收的數(shù)據(jù)的數(shù)據(jù)路徑。此外，MCU 103和從外圍裝置112 二者都可以具有用于表示接口的當(dāng)前狀態(tài)的狀態(tài)寄存器位以及用于配置其各自的接口的控制寄存器位。
[0022]在串行模式操作期間，M⑶103通過MOSI線發(fā)送數(shù)據(jù)位，而從外圍裝置112從相同的線讀取該數(shù)據(jù)。從外圍裝置112通過MISO線發(fā)送數(shù)據(jù)位，而MCU從相同的線讀取該數(shù)據(jù)。傳輸具有固定的字長，例如八位或其它合適的位數(shù)。數(shù)據(jù)的位被移位到下一個相鄰的存儲元件210-228，而最高有效位被移出，新的最低有效位從多路復(fù)用器206移入寄存器240。在數(shù)據(jù)寄存器已被移出之后，MCU 103和外圍從裝置112已交換了寄存器值。寄存器240內(nèi)的交換的數(shù)據(jù)可以被轉(zhuǎn)移到緩沖器242，并且可以斷言中斷或直接存儲器存取請求，以將緩沖器242中的數(shù)據(jù)存儲在存儲器106中或用于其它目的。如果有更多要交換的數(shù)據(jù)，則移位寄存器240被加載新的數(shù)據(jù)，并且該過程重復(fù)進行。傳輸可能涉及任何數(shù)量的時鐘周期。當(dāng)不再有待傳輸?shù)臄?shù)據(jù)時，MCU 103停止觸發(fā)(toggle)串行時鐘信號。
[0023]當(dāng)接口裝置108、110被配置為PWM接口的時候，恒定數(shù)據(jù)值通過多路復(fù)用器206提供給寄存器240。時鐘信號PffMCLK由多路復(fù)用器208輸出，并且由多路復(fù)用器208提供給存儲元件220-228。!3麗信號通常包括多個PffM周期，每個PffM周期具有兩個信號轉(zhuǎn)變，從時間上看的話，它們實現(xiàn)脈沖的序列。PWM信號具有由每單位時間提供的脈沖(周期)的數(shù)量所確定的特性頻率。例如，P麗信號可以提供I OOHz、2 5KHz或其它期望的頻率的脈沖。P麗信號的每個周期包括有效段(active segment)、脈沖和非有效段(inactivesegment)。術(shù)語“有效段”是指PffM信號處于邏輯高狀態(tài)的那部分。術(shù)語“非有效段”是指PffM信號處于邏輯低狀態(tài)的那部分。在SENT協(xié)議中，信號的處于邏輯高狀態(tài)的脈沖寬度承載數(shù)據(jù)。
[0024]當(dāng)寄存器240用作PffM模式下的定時器計數(shù)器的時候，存儲元件220-228可以在時鐘信號PffMCLK的每個上升沿或下降沿處遞增。當(dāng)定時器計數(shù)器達到某個預(yù)設(shè)值(例如，O)的時候，控制邏輯模塊204可以生成中斷。這樣得到的是足夠精確的時間基礎(chǔ)，以用于執(zhí)行功能(例如維持參考時鐘(秒、分等)或定期執(zhí)行某些操作?？梢詳嘌?assert)中斷或直接存儲器存取請求以將緩沖器242中的定時器計數(shù)器數(shù)據(jù)存儲在存儲器106中或用于其它目的。
[0025]參考圖2和圖3，圖3例示了可以用于圖2的接口裝置108、110中的旁路/組合器模塊212的實施例的框圖。旁路/組合器模塊212包括旁路單元302和組合邏輯單元304。信號從控制邏輯204和存儲元件220被輸入至旁路單元302和組合邏輯單元304。旁路單元302在串行模式期間操作，而組合邏輯單元304在PffM模式期間操作。旁路單元302和組合邏輯單元304的輸出耦接至多路復(fù)用器308，多路復(fù)用器308在串行模式期間向存儲元件222提供旁路單元302的輸出，而在PffM模式期間向存儲單元222提供組合邏輯單元304的輸出。類似的旁路/組合器模塊212可以用于旁路/組合器模塊210和214-218。
[0026]旁路單元302可以單純地將存儲元件220連接到存儲元件222而不影響存儲元件220、222中的數(shù)據(jù)。當(dāng)用作同步定時器計數(shù)器的時候，寄存器240中的每個存儲元件220-228同時接收完全相同的時鐘脈沖。在計數(shù)操作期間，可以基于是否所有在前的觸發(fā)器輸出都為高，來使特定的存儲單元220-228翻轉(zhuǎn)(toggle)。在前的觸發(fā)器隨后可以被翻轉(zhuǎn)或復(fù)位以輸出低，直到計數(shù)器達到這樣的值，在該值處每個觸發(fā)器隨后作為計數(shù)序列的一部分獨立地翻轉(zhuǎn)。
[0027]參照圖2、圖3和圖4，圖4例示了具有圖3的旁路/組合器模塊的實施例的進一步細節(jié)的框圖。組合邏輯304包括與門402和異或(XOR)門410。與門402包括耦接至ADDERl_IN(n)(加法器1_輸入(η))信號的第一輸入，該ADDERl_IN(n)信號作為CARRY_0UT(n-l)信號由旁路/組合器模塊210中的類似的組合邏輯模塊304輸出。到與門402的第二輸入是存儲元件220的輸出。與門402的輸出是CARRY_0UT (η)(進位_輸出(η))信號，該CARRY_0UT (η)信號作為ADDERl_IN(n+l)(加法器1_輸入(η+1))信號提供至旁路/組合器模塊214中的類似的組合邏輯模塊304。
[0028]XOR門410具有耦接至ADDERl_IN(n)信號的第一輸入和耦接至存儲元件220的輸出(示出為ADDER2_IN( n+1)信號(加法器2_輸入(η+1)))的第二輸入。XOR門410的輸出被提供為到多路復(fù)用器308的第一輸入。到多路復(fù)用器308的第二輸入耦接至ADDER2_IN(n)(加法器2_輸入(η))信號，該ADDER2_IN(n)信號作為SHIFT_0UT(n-l)(移位_出(n_l))信號由旁路/組合器模塊210輸出。多路復(fù)用器308的輸出ADDER_SHIFT_OUT (加法器_移位_出)耦接至存儲元件220的數(shù)據(jù)輸入。
[0029]在串行模式期間，旁路/組合器模塊212被配置為移位寄存器，其中ADDER_SHIFTCONTROL(加法器_移位控制)信號被提供為多路復(fù)用器308的控制輸入以輸出ADDER2_IN(n)信號。串行數(shù)據(jù)輸入通過存儲元件220-228移位。在捕獲一個完整的字之后(S卩，在移入循環(huán)數(shù)量等于字內(nèi)的位數(shù)之后)，存儲元件220-228的內(nèi)容被傳送到緩沖器242。
[0030]在定時器計數(shù)器模式下，旁路/組合器模塊212被配置以充當(dāng)計時器以測量來自多路復(fù)用器206的輸入信號的兩個邊沿之間的間隔。使用例如由控制邏輯204向存儲元件220-228提供的復(fù)位信號，將定時器在邊沿之間重新初始化。到多路復(fù)用器308的ADDER_SHIFTC0NTR0L信號將輸出設(shè)置為XOR門410的輸出。在定時器計數(shù)器模式下，在每個時鐘周期，當(dāng)輸入信號的“第一”有效邊沿被檢測到的時候，存儲元件220-228的內(nèi)容遞增，而當(dāng)“第二”有效邊沿被檢測到的時候，存儲元件220-228的內(nèi)容則禁用。因此，計數(shù)器值與兩個輸入之間的時間間隔對應(yīng)。計時器值在有效輸入邊沿處被傳送到緩沖器242。在那之后，計數(shù)器重新初始化。在第二輸入邊沿處，該過程重復(fù)進行。
[0031]至此應(yīng)理解，在一些實施例中，提供了可重構(gòu)寄存器裝置，其可以包括按照鏈?zhǔn)浇Y(jié)構(gòu)順序地布置的存儲元件(220、222、224、226，228)的裝置(布置)。每個所述存儲元件(220，222，224，226，228)可以被配置用于存儲二進制信號的狀態(tài)。組合邏輯電路(304)可以連接至所述存儲元件的裝置。所述組合邏輯電路(304)可以被配置為使所述存儲元件的裝置能夠形成二進制同步計數(shù)器。旁路邏輯電路(302)可以連接到所述存儲元件的裝置。所述旁路邏輯電路(302)可以被配置為使所述存儲元件的裝置能夠形成串行移位寄存器。切換電路(308)可以具有用于接收表示計數(shù)器模式和移位寄存器模式中的至少一個的模式信號的模式信號輸入端子。所述切換電路(308)可以被配置為:如果所述模式信號表示所述計數(shù)器模式，則選擇性地將所述存儲元件(220，222，224，226，228)的裝置連接到所述組合邏輯電路(304 )，而如果所述MODE信號表示所述移位寄存器模式，則選擇性地將所述存儲元件(220，222，224，226，228)的裝置連接到所述旁路邏輯電路(302)。
[0032]另一方面，所述可重構(gòu)寄存器裝置還可以包括連接到每個所述存儲元件的時鐘信號輸入，所述存儲元件每個都具有用于接收時鐘信號的時鐘輸入端子。每個存儲元件還可以包括信號輸入端子和信號輸出端子，并且可以被配置為在每個時鐘周期的上升沿和下降沿的至少一個處捕獲提供到所述信號輸入端子的二進制信號，以及在所述輸出端子處呈現(xiàn)先前所捕獲的信號狀態(tài)的存儲狀態(tài)。
[0033]另一方面，所述組合邏輯電路可以被配置為在每個時鐘周期將存儲在存儲元件中的所述狀態(tài)所表示的二進制值至少增加I。所述旁路邏輯電路(302)可以被配置為將每個存儲元件的輸出端子連接到按照順序的下一個存儲元件的輸入端子。
[0034]另一方面，所述存儲元件(220，222，224，226，228)可以是時鐘觸發(fā)存儲元件。
[0035]另一方面，所述存儲元件(220，222，224，226，228)可以是觸發(fā)器。
[0036]另一方面，所述組合邏輯電路可以被配置為使所述存儲元件的裝置能夠形成同步串行計數(shù)器和同步并行計數(shù)器中的一種。
[0037]在另一個實施例中，可重構(gòu)接口裝置(108,110)可以包括存儲元件(220，222，224，226，228)的裝置。所述存儲元件(220，222，224，226，228)可以按照鏈?zhǔn)浇Y(jié)構(gòu)順序地布置，并且可以被配置為存儲二進制信號的狀態(tài)。組合邏輯電路(304)可以連接到所述存儲元件的裝置。所述組合邏輯電路(304)可以配置為使所述存儲元件的裝置能夠形成二進制同步計數(shù)器。旁路邏輯電路(302)可以連接到所述存儲元件的裝置。所述旁路邏輯電路(302)可以被配置為使所述存儲元件的裝置能夠形成串行移位寄存器。切換電路(308)可以具有用于接收表示計數(shù)器模式和移位寄存器模式中的至少一個的模式信號的模式信號輸入端子，如果所述模式信號表示所述計數(shù)器模式，則選擇性地將所述存儲元件(220，222，224，226，228)的裝置連接到所述組合邏輯電路(304)，而如果所述模式信號表示所述移位寄存器模式，則選擇性地將所述存儲元件(220，222，224，226，228)的裝置連接到所述旁路邏輯電路(302)。輸入信號切換單元(206)具有用于接收預(yù)定的非時變信號的第一輸入端子、用于接收隨時間改變的二進制數(shù)據(jù)信號流的第二輸入端子、以及輸出端子，基于模式信號選擇性地傳輸所述非時變信號和二進制數(shù)據(jù)信號中的一個到所述輸出端子。所述輸入信號切換單元(206)可以被配置為:如果所述模式信號表示所述計數(shù)器模式，則選擇性地在輸出端子呈現(xiàn)所述非時變信號，而如果所述模式信號表示所述移位寄存器模式，則選擇性地在輸出端子呈現(xiàn)所述數(shù)據(jù)信號流。所述輸入信號切換單元(206)的所述輸出端子可以連接到按照所述鏈?zhǔn)浇Y(jié)構(gòu)的順序的所述存儲元件(220，222，224，226，228)的裝置的第一存儲元件。
[0038]另一方面，所述可重構(gòu)接口裝置還可以包括時鐘信號切換元件(208)，其具有用于接收計數(shù)器時鐘信號的第一輸入端子、用于接收移位時鐘信號的第二輸入端子、以及輸出端子，基于所述模式信號選擇性地傳輸所輸入的信號之一到所述輸出端子。所述時鐘信號切換單元(208)可以被配置為:如果所述模式信號表示所述計數(shù)器模式，則選擇性地呈現(xiàn)所述非時變信號，而如果所述模式信號表示所述移位寄存器模式，則在輸出端子呈現(xiàn)所述數(shù)據(jù)信號流。
[0039]另一方面，所述輸入信號切換單元(206)可以是多路復(fù)用器。
[0040]另一方面，所述時鐘信號切換單元(208)可以是多路復(fù)用器。
[0041 ]另一方面，所述可重構(gòu)接口裝置還可以包括緩沖器，所述緩沖器包含數(shù)量與所述存儲元件的裝置中的存儲元件(220，222，224，226，228)的數(shù)量對應(yīng)的存儲單元(230，232，234，236，238)。每個所述存儲單元(230，232，234,236，238)可以被配置為存儲二進制信號的狀態(tài)。所述緩沖器可以連接到所述存儲元件(220，222，224，226，228)的裝置，以將所述存儲元件的裝置的每個存儲元件的狀態(tài)存儲在所述緩沖器的相應(yīng)的存儲單元中?？刂七壿嬰娐?204)可以被配置為將所述存儲元件的狀態(tài)加載到相應(yīng)的存儲單元中。
[0042]另一方面，每個存儲單元(230，232，234，236，238)并行連接到所述相應(yīng)的存儲元件(220，222，224，226，228)。
[0043]另一方面，所述控制邏輯電路(204)具有接收所述模式信號的模式輸入端子和接收具有變化的脈沖寬度的信號的流的信號輸入端子。所述控制邏輯電路(204)可以被配置為:檢測所接收的信號流中的信號轉(zhuǎn)變，以及在檢測到信號轉(zhuǎn)變時觸發(fā)將所述存儲元件的裝置的每個存儲元件的狀態(tài)加載在所述緩沖器的相應(yīng)的存儲單元中。
[0044]另一方面，所述控制邏輯電路(204)可以被配置為:在檢測到信號轉(zhuǎn)變時將所述存儲元件的裝置的每個存儲元件的狀態(tài)加載在緩沖器的相應(yīng)的存儲單元中之后，將所述存儲元件的裝置的存儲元件重置到默認(rèn)狀態(tài)。
[0045]另一方面，具有變化的脈沖寬度的信號的流可以是脈沖寬度調(diào)制信號和脈沖代碼調(diào)制信號中的一種。
[0046]另一方面，所述存儲元件的裝置可以包括至少兩組存儲元件。每組存儲元件可以按照鏈?zhǔn)浇Y(jié)構(gòu)順序地布置。每組的存儲元件可以形成單獨的二進制同步計數(shù)器。
[0047]另一方面，所述控制邏輯電路(204)可以具有接收模式信號的模式輸入端子和接收與幀相關(guān)的指示信號的指示輸入端子。所述控制邏輯電路(204)可以被配置為在接收與幀相關(guān)的指示信號時來觸發(fā)將所述存儲元件的裝置的每個存儲元件的狀態(tài)加載在所述緩沖器的相應(yīng)的存儲單元中。
[0048]另一方面，所述隨時間變化的二進制數(shù)據(jù)信號流可以是與所述移位時鐘信號同步接收的比特(位)流。
[0049]在其它實施例中，一種方法可以包括:接收表示計數(shù)器模式和移位寄存器模式中的至少一個的模式信號，以及如果所述模式信號表示所述計數(shù)器模式，則選擇性地將存儲元件(220，222，224，226，228)的裝置連接到組合邏輯電路(304)。所述組合邏輯電路(304)可以連接到所述存儲元件的裝置，其中所述存儲元件(220，222，224，226，228)按照鏈?zhǔn)浇Y(jié)構(gòu)順序地布置，并且每個所述存儲元件(220，222，224，226，228)被配置為存儲二進制信號的狀態(tài)。所述組合邏輯電路(304)可以被配置為使所述存儲元件的裝置能夠形成二進制同步計數(shù)器。如果所述模式信號表示所述移位寄存器模式，則可以選擇性地將存儲元件(220，222，224，226，228)的裝置連接到旁路邏輯電路(302)。所述旁路邏輯電路(302)可以連接到所述存儲元件的裝置。所述旁路邏輯電路(302)可以被配置為使所述存儲元件的裝置能夠形成串行移位寄存器。
[0050]另一方面，所述方法還可以包括:如果所述模式信號表示所述計數(shù)器模式，則選擇性地向所述存儲元件的裝置的第一存儲元件提供非時變信號，而如果所述模式信號表示所述移位寄存器模式，則選擇性地向所述存儲元件的裝置的所述第一存儲元件提供所述數(shù)據(jù)信號流。所述存儲元件(220，222，224，226，228)的裝置的所述第一存儲元件是就所述鏈?zhǔn)浇Y(jié)構(gòu)的順序而言的第一存儲元件。
[0051]由于實施本發(fā)明的裝置大部分由本領(lǐng)域技術(shù)人員所熟知的電子部件和電路組成，為了理解和領(lǐng)會本公開的基本概念并且為了不混淆或偏離本公開的教導(dǎo)，不會以比認(rèn)為必要的程度(如上文所例示的)任何更大的程度來解釋電路的細節(jié)。
[0052]當(dāng)提到使信號、狀態(tài)位、或類似的裝置呈現(xiàn)其邏輯真或邏輯假狀態(tài)時，在本文中分別使用術(shù)語“斷言”或“置位”以及“取反”(或“去斷言”或“清除”)。如果邏輯真狀態(tài)是邏輯電平“I”，則邏輯假狀態(tài)是邏輯電平“O”。如果邏輯真狀態(tài)是邏輯電平“O”，則邏輯假狀態(tài)是邏輯電平“I”。
[0053]上述一些實施例可以使用各種各樣的不同信息處理系統(tǒng)來適當(dāng)?shù)貙崿F(xiàn)。例如，盡管圖1以及其說明描述了示例性的信息處理架構(gòu)，但該示例性架構(gòu)僅僅是為了在討論本公開的各個方面時提供有用的參考而呈現(xiàn)。當(dāng)然，為了說明的目的，架構(gòu)的描述已被簡化，并且其只是根據(jù)本公開可以使用的多種不同類型的適當(dāng)架構(gòu)中的一種。本領(lǐng)域技術(shù)人員應(yīng)認(rèn)識到，邏輯塊之間的界限僅僅是例示性的，并且替代實施例可以合并邏輯塊或電路元件，或者對各種邏輯塊或電路元件進行功能的替代分解。
[0054]因此，應(yīng)理解，本文描述的架構(gòu)僅僅是示例性的，并且事實上可以實現(xiàn)很多達成相同功能的其它架構(gòu)。從某種概括但仍然明確的意義來說，達成相同功能的元件的任何裝置被有效地“相關(guān)聯(lián)”的以達成期望的功能。因此，本文中相結(jié)合以達成特定功能的任意兩個部件可以被看作彼此“相關(guān)聯(lián)”以達成期望的功能，而不論架構(gòu)或中間元件。同樣地，這樣相關(guān)聯(lián)的任意兩個部件也可以被看作是彼此“可操作地連接”或“可操作地耦接”以達成期望的功能。
[0055]此外，本領(lǐng)域技術(shù)人員應(yīng)認(rèn)識到，上述描述的操作的功能之間的分界僅僅是例示性的。多個操作的功能可以結(jié)合為單個操作，和/或單個操作的功能可以分配在額外的操作中。此外，替代實施例可以包括特定操作的多個實例，并且在各種其它實施例中可以改變操作的順序。
[0050]在一個實施例中，系統(tǒng)100是計算機系統(tǒng)，例如嵌入式計算機系統(tǒng)或片上系統(tǒng)(SoC)。其它實施例可以包括不同類型的計算機系統(tǒng)。計算機系統(tǒng)是可以被設(shè)計為向一個或多個用戶提供獨立計算能力的信息處理系統(tǒng)。計算機系統(tǒng)可以有很多形式，包括但不限于:主機、微型計算機、服務(wù)器、工作站、個人電腦、筆記本平板電腦、個人數(shù)字助理、電子游戲機、汽車及其它嵌入式系統(tǒng)、手機和各種其它無線設(shè)備。典型的計算機系統(tǒng)包括至少一個處理單元、相關(guān)聯(lián)的存儲器和若干輸入/輸出(I/O)裝置。
[0057]盡管參照具體實施例描述了本公開，但可以進行各種修改以及改變而不脫離如下面的權(quán)利要求所述的本發(fā)明范圍。因此，說明書和附圖被認(rèn)為是例示性的而非限制性的，并且意圖將所有這些修改包括在本公開范圍內(nèi)。本發(fā)明所描述的任何關(guān)于具體實施例的好處、優(yōu)點或解決方案都不應(yīng)被解釋為任何或所有權(quán)利要求的關(guān)鍵的、必要的或本質(zhì)性的特征或要素。
[0058]本文所用的術(shù)語“耦接”不應(yīng)被限定為直接耦接或機械耦接。
[0059]此外，本文所用的“一”被定義為一個或多于一個。此外，在權(quán)利要求中使用的引導(dǎo)短語如“至少一個”以及“一個或多個”不應(yīng)該被解釋為暗示:通過不定冠詞“一”對其它權(quán)利要求元素的引入將包含這樣的被引入的權(quán)利要求元素的任何特定權(quán)利要求限定為只包含一個這樣的元素的公開，即使當(dāng)同一權(quán)利要求中包括引導(dǎo)性短語“一個或多個”或“至少一個”以及不定冠詞(例如“一”)的時候也是如此。使用定冠詞的情況也是如此。
[0060]除非另有說明，術(shù)語如“第一”以及“第二”用于任意區(qū)分這些術(shù)語所描述的要素。因此，這些術(shù)語并不必然表示這些元件的時間上的或其它的先后順序。
【主權(quán)項】
1.一種可重構(gòu)接口裝置(108,110),包括: 存儲元件(220，222，224，226，228)的裝置，按照鏈?zhǔn)浇Y(jié)構(gòu)順序地布置，其中每個存儲元件(220，222，224，226，228)被配置為存儲二進制信號的狀態(tài)； 組合邏輯電路(304)，能夠連接到所述存儲元件的裝置， 其中所述組合邏輯電路(304)被配置為使所述存儲元件的裝置能夠形成二進制同步計數(shù)器； 旁路邏輯電路(302)，能夠連接到所述存儲元件的裝置， 其中所述旁路邏輯電路(302)被配置為使所述存儲元件的裝置能夠形成串行移位寄存器； 切換電路(308)，具有模式信號輸入端子，所述模式信號輸入端子用于接收表示計數(shù)器模式和移位寄存器模式的至少一個的模式信號， 其中所述切換電路(308)被配置為: 如果所述模式信號表示所述計數(shù)器模式，則選擇性地將所述存儲元件(220,222,224,226，228)的裝置連接到所述組合邏輯電路(304)，并且 如果所述模式信號表示所述移位寄存器模式，則選擇性地將所述存儲元件(220，222，224，226，228)的裝置連接到所述旁路邏輯電路(302);以及 輸入信號切換單元(206)，具有用于接收預(yù)定的非時變信號的第一輸入端子、用于接收隨時間改變的二進制數(shù)據(jù)信號流的第二輸入端子、以及輸出端子，基于所述模式信號選擇性地傳輸所述非時變信號和二進制數(shù)據(jù)信號的一個到所述輸出端子， 其中所述輸入信號切換單元(206)被配置為: 如果所述模式信號表示所述計數(shù)器模式，則選擇性地在輸出端子呈現(xiàn)所述非時變信號，并且 如果所述模式信號表示所述移位寄存器模式，則選擇性地在輸出端子呈現(xiàn)所述數(shù)據(jù)信號流。2.根據(jù)權(quán)利要求1所述的可重構(gòu)接口裝置，其中所述輸入信號切換單元(206)的所述輸出端子連接到按照所述鏈?zhǔn)浇Y(jié)構(gòu)順序的所述存儲元件(220，222，224，226，228)的裝置的第一存儲元件。3.根據(jù)權(quán)利要求1所述的可重構(gòu)接口裝置，還包括: 時鐘信號切換單元(208)，具有用于接收計數(shù)器時鐘信號的第一輸入端子、用于接收移位時鐘信號的第二輸入端子、以及輸出端子，基于所述模式信號選擇性地傳輸所輸入的信號中的一個到所述輸出端子， 其中所述時鐘信號切換單元(208)被配置為: 如果所述模式信號表示所述計數(shù)器模式，則選擇性地呈現(xiàn)所述非時變信號，并且 如果所述模式信號表示所述移位寄存器模式，則在輸出端子呈現(xiàn)所述數(shù)據(jù)信號流。4.根據(jù)權(quán)利要求1所述的可重構(gòu)接口裝置，其中所述輸入信號切換單元(206)是多路復(fù)用器。5.根據(jù)權(quán)利要求1所述的可重構(gòu)接口裝置，其中所述時鐘信號切換單元(208)是多路復(fù)用器。6.根據(jù)權(quán)利要求2所述的可重構(gòu)接口裝置，還包括: 緩沖器，包含數(shù)量與所述存儲元件的裝置中的存儲元件(220，222，224，226，228)的數(shù)量對應(yīng)的存儲單元(230，232，234，236,238), 其中每個所述存儲單元(230，232，234，236，238)被配置為存儲二進制信號的狀態(tài)， 所述緩沖器連接到所述存儲元件(220，222，224，226，228)的裝置，其中所述緩沖器被配置為將所述存儲元件的裝置的每個存儲元件的狀態(tài)存儲在所述緩沖器的相應(yīng)的存儲單元中；以及 控制邏輯電路(204)，被配置為將所述存儲元件的所述狀態(tài)加載到相應(yīng)的存儲單元中。7.根據(jù)權(quán)利要求6所述的可重構(gòu)接口裝置，還包括: 其中每個存儲單元(230，232，234，236，238)并行連接到相應(yīng)的存儲元件(220，222，224,226,228)。8.根據(jù)權(quán)利要求6所述的可重構(gòu)接口裝置， 其中所述控制邏輯電路(204)具有接收所述模式信號的模式輸入端子和接收具有變化的脈沖寬度的信號的流的信號輸入端子， 其中所述控制邏輯電路(204)被配置為: 檢測所接收的信號流中的信號轉(zhuǎn)變，以及 在檢測到信號轉(zhuǎn)變時觸發(fā)將所述存儲元件的裝置的每個存儲元件的狀態(tài)加載在所述緩沖器的相應(yīng)的存儲單元中。9.一種方法，包括: 接收表示計數(shù)器模式和移位寄存器模式中的至少一個的模式信號； 如果所述模式信號表示所述計數(shù)器模式，則選擇性地將存儲元件(220，222，224，226，228)的裝置連接到組合邏輯電路(304)， 其中所述組合邏輯電路(304)能夠連接到所述存儲元件的裝置，其中所述存儲元件(220，222，224，226，228)按照鏈?zhǔn)浇Y(jié)構(gòu)順序地布置，其中每個存儲元件(220，222,224,226,228)被配置為存儲二進制信號的狀態(tài)， 其中所述組合邏輯電路(304)被配置為使得所述存儲元件的裝置能夠形成二進制同步計數(shù)器；以及 如果所述模式信號表示所述移位寄存器模式，則選擇性地將存儲元件(220，222，224，226，228)的裝置連接到旁路邏輯電路(302)， 其中所述旁路邏輯電路(302)能夠連接到所述存儲元件的裝置， 其中所述旁路邏輯電路(302)被配置為使所述存儲元件的裝置能夠形成串行移位寄存器。10.根據(jù)權(quán)利要求9所述的方法，還包括: 如果所述模式信號表示所述計數(shù)器模式，則選擇性地向所述存儲元件的裝置的第一存儲元件提供非時變信號，以及 如果所述模式信號表示所述移位寄存器模式，則選擇性地向所述存儲元件的裝置的所述第一存儲元件提供所述數(shù)據(jù)信號流； 其中所述存儲元件(220，222，224，226，228)的裝置的所述第一存儲元件是就所述鏈?zhǔn)浇Y(jié)構(gòu)的順序而言的第一存儲元件。
【文檔編號】G06F13/28GK105868148SQ201610070756
【公開日】2016年8月17日
【申請日】2016年2月2日
【發(fā)明人】R·索賈, A·M·布洛奇
【申請人】飛思卡爾半導(dǎo)體公司