一種多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置及方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置及方法，其裝置設(shè)置在多通道超聲設(shè)備電路中，至少包括一用于超聲模擬的前端芯片，其中，還包括一具有邏輯鎖定功能的可編程邏輯單元；所述前端芯片的低壓差分信號(hào)引腳分別直接與所述可編程邏輯單元的邏輯鎖定引腳相連。本發(fā)明多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置及方法由于采用了前端芯片的低壓差分信號(hào)引腳分別直接與所述可編程邏輯單元的邏輯鎖定引腳相連方式，形成了可快速編譯并快速反應(yīng)處理要求的超聲設(shè)備。
【專(zhuān)利說(shuō)明】
一種多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置及方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種多通道超聲的芯片電路及其功能改進(jìn)，尤其涉及的是前端芯片與FPGA的連接結(jié)構(gòu)以及驅(qū)動(dòng)設(shè)計(jì)、邏輯鎖定實(shí)現(xiàn)方法改進(jìn)。
【背景技術(shù)】
[0002]現(xiàn)有技術(shù)的多通道超聲裝置電路中，通常會(huì)用到超聲模擬的前端芯片，例如TK德州儀器公司Texas Instruments)的AFE5805芯片，該芯片是專(zhuān)門(mén)為超聲裝置系統(tǒng)設(shè)計(jì)的低功耗小尺寸前端芯片，設(shè)計(jì)具有八個(gè)通道，其中包括低噪聲放大器(LNA ,low-noiseamplifier)，壓控衰減器(VCA，voltage-controlled attenuator)，可編程增益放大器(PGA，pr ogramab Ie gain amplifier)，低通濾波器(LPF，low_pass filter)，和一個(gè) 12bit的模數(shù)轉(zhuǎn)換器(ADC，analog-to_digital converter)其中具備了低壓差分信號(hào)(LVDS，lowvoltage differential signaling)輸出。
[0003]該前端芯片AFE5805的ADC中采用LVDS標(biāo)準(zhǔn)的輸出接口，可以節(jié)省輸出管腳，并提高信號(hào)傳輸?shù)木嚯x，同時(shí)降低干擾。AFE5805可以使用ASIC(Applicat1n SpecificIntegrated Circuit)和FPGA(Field — Programmable Gate Array)與其接口，通常使用后者實(shí)現(xiàn)接收和解串LVDS信號(hào)。
[0004]目前常見(jiàn)的處理方式是采用FPGA官方推薦的方法，即利用FPGA內(nèi)部鎖相環(huán)(PLL)產(chǎn)生相位可精確調(diào)整的bit_CLK和Frame_CLK時(shí)鐘信號(hào)，同時(shí)結(jié)合AFE5805內(nèi)部的同步工作模式，通過(guò)“自學(xué)習(xí)”的方式完成LVDS解串和接收。
[0005]這種方式雖然因?yàn)閰⒄展俜皆O(shè)計(jì)要求而容易實(shí)現(xiàn)，但具有以下缺陷:
[0006]—方面因?yàn)楣俜教峁┑拇a在實(shí)際系統(tǒng)中沒(méi)有有效的驗(yàn)證機(jī)制，設(shè)計(jì)之初調(diào)試驗(yàn)證的困難較大。另一方面對(duì)FPGA的邏輯資源和PLL資源占用較多，編譯結(jié)果與編譯環(huán)境及FPGA總資源耗用有較大關(guān)系，容易在產(chǎn)品設(shè)計(jì)時(shí)出現(xiàn)偏差，造成設(shè)計(jì)失誤，而且不容易發(fā)現(xiàn)設(shè)計(jì)偏差和失敗的問(wèn)題所在。第三，由于多芯片、多通道設(shè)計(jì)時(shí)，各通道的PCB布線很容易存在差異，F(xiàn)PGA在上電后總是會(huì)對(duì)每個(gè)通道進(jìn)行“自學(xué)習(xí)”處理，花費(fèi)較長(zhǎng)時(shí)間才能進(jìn)入“用戶模式”，導(dǎo)致設(shè)備處理反應(yīng)較慢，影響使用的用戶體驗(yàn)。
[0007]因此，現(xiàn)有技術(shù)還有待于改進(jìn)和發(fā)展。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的在于提供一種多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置及方法，針對(duì)上述現(xiàn)有技術(shù)缺陷，而提供解決上述技術(shù)問(wèn)題的技術(shù)方案，實(shí)現(xiàn)方便設(shè)計(jì)，簡(jiǎn)單快速使用的設(shè)計(jì)方案，以實(shí)現(xiàn)超聲設(shè)備的快速處理反應(yīng)。
[0009]本發(fā)明的技術(shù)方案如下:
[0010]—種多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置，其設(shè)置在多通道超聲設(shè)備電路中，至少包括一用于超聲模擬的前端芯片，其中，還包括一具有邏輯鎖定功能的可編程邏輯單元;所述前端芯片的低壓差分信號(hào)引腳分別直接與所述可編程邏輯單元的邏輯鎖定引腳相連。
[0011]所述的多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置，其中，所述前端芯片采用TI公司的AFE5805 ；所述可編程邏輯單元采用FPGA。
[0012]所述的多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置，其中，所述前端芯片的差分隨路時(shí)鐘與所述FPGA的專(zhuān)用全局時(shí)鐘引腳相連;所述前端芯片的低壓差分信號(hào)以及幀時(shí)鐘引腳與所述FPGA的對(duì)應(yīng)接收管腳相連，并在所述FPGA上的這些對(duì)應(yīng)接收管腳位于同一塊(BLOCK)中。
[0013]所述的多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置，其中，所述前端芯片與所述FPGA對(duì)應(yīng)接收管腳的連接線等長(zhǎng)設(shè)計(jì)。
[0014]—種任一所述多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)方法，其包括以下步驟:
[0015]A、采用從底層向上的設(shè)計(jì)流程，為第一個(gè)AFE5805建立針對(duì)各個(gè)低壓差分信號(hào)解串邏輯的子程序；
[0016]B、完成對(duì)該子程序提升編譯性能的編譯設(shè)置；
[0017]C、針對(duì)該子程序的最終編譯結(jié)果進(jìn)行鎖定。
[0018]所述的實(shí)現(xiàn)方法，其中，所述步驟A還包括:
[0019]針對(duì)所述子程序工程中的各低壓差分信號(hào)解串設(shè)計(jì)中，將在總工程中使用的引腳名稱(chēng)設(shè)置為相同的名稱(chēng)，對(duì)不直接在總工程中使用的引腳設(shè)置指定名稱(chēng)為虛擬引腳(virtual pin)。
[0020]所述的實(shí)現(xiàn)方法，其中，所述步驟B還包括:
[0021]B1、反復(fù)執(zhí)行測(cè)試、修改設(shè)計(jì)、編譯的過(guò)程，直至滿足設(shè)計(jì)要求。所述的實(shí)現(xiàn)方法，其中，所述步驟B還包括:
[0022]B2、優(yōu)化時(shí)序約束設(shè)置，用于提升編譯性能。
[0023]所述的實(shí)現(xiàn)方法，其中，所述步驟A在總工程中的步驟還包括:
[0024]Al、將多個(gè)子工程中的至少兩個(gè)集合到上層設(shè)計(jì)中；
[0025]A2、進(jìn)行分析和共性應(yīng)用。
[0026]所述的實(shí)現(xiàn)方法，其中，所述步驟A在總工程中還包括步驟:
[0027]A3、為兩個(gè)子工程導(dǎo)入所述步驟C中形成的*.QXP文件，用于總工程編譯。
[0028]本發(fā)明所提供的一種多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置及方法，由于采用了前端芯片的低壓差分信號(hào)引腳分別直接與所述可編程邏輯單元的邏輯鎖定引腳相連方式，形成了可快速編譯并快速反應(yīng)處理要求的超聲設(shè)備。
【附圖說(shuō)明】
[0029]圖1為本發(fā)明多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置及方法具體實(shí)施例的實(shí)現(xiàn)示意圖。
【具體實(shí)施方式】
[0030]以下對(duì)本發(fā)明的較佳實(shí)施例加以詳細(xì)說(shuō)明。
[0031]本發(fā)明所提供的一種多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置及方法，主要針對(duì)的是多通道超聲設(shè)備中的芯片電路進(jìn)行改進(jìn)，其設(shè)置在多通道超聲設(shè)備電路中，至少包括一用于超聲模擬的前端芯片，主要是TI公司的AFE5805芯片，該前端芯片連接一具有邏輯鎖定功能的可編程邏輯單元，常見(jiàn)的是FPGA，例如但不限于ALTERA公司的編譯器Quartusl0.1，本發(fā)明所述前端芯片的低壓差分信號(hào)引腳須分別直接與所述可編程邏輯單元的邏輯鎖定引腳相連。
[0032]本發(fā)明每片前端芯片AFE5805的差分隨路時(shí)鐘bit_CLK與所述FPGA的專(zhuān)用全局時(shí)鐘即高速專(zhuān)用時(shí)鐘引腳相連;利用FPGA編譯器自帶邏輯鎖定“Logiclock”功能和自底層向上“Bottom-up”架構(gòu)設(shè)計(jì)流程，分別將每片AFE5805芯片的8對(duì)LVDS接收器在一片“空白”的FPGA內(nèi)編譯后“鎖定”，即所述前端芯片的低壓差分信號(hào)數(shù)據(jù)以及幀時(shí)鐘引腳與所述FPGA的對(duì)應(yīng)接收管腳分別直接相連，并在所述FPGA上的這些對(duì)應(yīng)接收管腳位于同一塊中進(jìn)行共性編譯并鎖定，然后將這些鎖定的結(jié)果導(dǎo)出并集成到總的工程中進(jìn)行一起編譯。
[0033]由于每個(gè)接收器在空白的FPGA里編譯，可以指定特殊的編譯條件和最優(yōu)的時(shí)序約束，從而最終達(dá)到最高性能和最小資源占用。一旦用邏輯鎖定并集成進(jìn)大的工程時(shí)，無(wú)論怎么編譯均不會(huì)改變?cè)行阅?，因此，可以?jiǎn)化編譯的過(guò)程并提高編譯效率。
[0034]本發(fā)明裝置及方法由于使用差分隨路時(shí)鐘bit_CLK，可以完全省去使用FPGA內(nèi)部的PLL，而且只用非常簡(jiǎn)單的時(shí)序邏輯即可完成LVDS的解串，簡(jiǎn)化了設(shè)計(jì)及調(diào)試難度，有效節(jié)省了內(nèi)部資源并提高了編譯效率。同時(shí)，由于各芯片、各通道的LVDS解串完全并引，無(wú)需“自學(xué)習(xí)”過(guò)程，上電準(zhǔn)備非常迅速，從而提升了超聲設(shè)備的處理反應(yīng)時(shí)間，提升用戶體驗(yàn)度。
[0035]本發(fā)明所述多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置及方法，較佳實(shí)施例中，如圖1所示的，F(xiàn)PGA采用EP3C16F484芯片，AFE5805芯片共有10對(duì)LVDS輸出，8對(duì)數(shù)據(jù)，I對(duì)為隨路時(shí)鐘b i t_CLK，I對(duì)幀時(shí)鐘Frame_CLK，其中bi t_CLK必須接入FPGA的專(zhuān)用全局時(shí)鐘引腳，其余的9對(duì)直接和FPGA的LVDS接收管腳相連即可，但須保證這9對(duì)管腳位于FPGA的同一個(gè)塊(block)中。
[0036]在本發(fā)明上述實(shí)施例中，在PCB上布線時(shí)，必須保證10對(duì)LVDS完全遵守LVDS的布線規(guī)則，同時(shí)還應(yīng)盡量保證上述9對(duì)LVDS線等長(zhǎng)設(shè)計(jì)。本發(fā)明所述FPGA的設(shè)計(jì)中，采用從底層向上“bottom-up”的設(shè)計(jì)流程，先從第一片AFE5805建立子程序。在該子程序的工程中，完成8路LVDS解串的所有設(shè)計(jì)，包括I/0 port的電氣連接，對(duì)需要在總工程中直接使用的I/0port必須采用相同的管腳名稱(chēng)，對(duì)不直接在總工程中使用的1/0 pin全部指定為虛擬引腳“virtual pin”。由于本發(fā)明實(shí)現(xiàn)方法中引入bit_CLK和Frame_CLK，LVDS的解串邏輯非常簡(jiǎn)單，而且不需要內(nèi)部PLL的參與，從而不需要進(jìn)行如現(xiàn)有技術(shù)那樣費(fèi)時(shí)的“自學(xué)習(xí)”過(guò)程，從而提升了芯片的處理準(zhǔn)備時(shí)間。
[0037]本發(fā)明實(shí)現(xiàn)方法還在設(shè)置接口中優(yōu)化各種設(shè)置，指定最優(yōu)的時(shí)序約束，最大限度提升編譯性能，然后將該子程序?qū)?yīng)的工程指定為自動(dòng)尺寸或浮動(dòng)(Autosize/Floating)的邏輯鎖定的區(qū)域(Logiclock Reg1n)。
[0038]在實(shí)際的編譯過(guò)程中，將該子工程依次反復(fù)進(jìn)行測(cè)試、修改設(shè)計(jì)、編譯的處理，直至最終能夠滿足要求時(shí)為準(zhǔn)，將所述邏輯鎖定的區(qū)域設(shè)置為固定或完全鎖定的(Fixed/Locked)。在項(xiàng)目(Pro ject)菜單中導(dǎo)出對(duì)應(yīng)該子工程的“*.qxp”文件，直至該子工程的設(shè)計(jì)完畢。
[0039]用同樣的方法將第二片以及其他AFE5805的LVDS接口進(jìn)行編譯處理。在對(duì)應(yīng)的總工程中，將上述各AFE5805中的至少兩個(gè)子工程可以集合到上層的設(shè)計(jì)中；通過(guò)分析和共性應(yīng)用，將為兩個(gè)子工程導(dǎo)入上述子工程對(duì)應(yīng)的qxp”文件，用于總工程編譯，然后進(jìn)行全編譯總工程即可。在本發(fā)明的產(chǎn)品中，一片所述FPGA可以連接多片前端芯片AFE5805，并形成總工程設(shè)計(jì)編譯控制。本發(fā)明由于利用了FPGA的邏輯鎖定，只要在子工程測(cè)試中通過(guò)了相應(yīng)設(shè)計(jì)，集合到總工程后不管其他邏輯如何改變都不會(huì)影響邏輯鎖定區(qū)的性能，因此，方便了對(duì)AFE5805的設(shè)計(jì)過(guò)程。
[0040]應(yīng)當(dāng)理解的是，對(duì)本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)，可以根據(jù)上述說(shuō)明加以改進(jìn)或變換，而所有這些改進(jìn)和變換都應(yīng)屬于本發(fā)明所附權(quán)利要求的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置，其設(shè)置在多通道超聲設(shè)備電路中，至少包括一用于超聲模擬的前端芯片，其特征在于，還包括一具有邏輯鎖定功能的可編程邏輯單元;所述前端芯片的低壓差分信號(hào)引腳分別直接與所述可編程邏輯單元的邏輯鎖定引腳相連。2.根據(jù)權(quán)利要求1所述的多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置，其特征在于，所述前端芯片采用TI公司的AFE5805 ；所述可編程邏輯單元采用ALTERA公司的FPGA。3.根據(jù)權(quán)利要求2所述的多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置，其特征在于，所述前端芯片的差分隨路時(shí)鐘與所述FPGA的專(zhuān)用全局時(shí)鐘引腳相連;所述前端芯片的低壓差分?jǐn)?shù)據(jù)信號(hào)以及幀時(shí)鐘引腳與所述FPGA的對(duì)應(yīng)接收管腳相連，并在所述FPGA上的這些對(duì)應(yīng)接收管腳位于同一塊(BLOCK)中。4.根據(jù)權(quán)利要求3所述的多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)裝置，其特征在于，所述前端芯片與所述FPGA對(duì)應(yīng)接收管腳的連接線等長(zhǎng)設(shè)計(jì)。5.—種如權(quán)利要求2至4任一所述多通道超聲前端芯片的邏輯鎖定實(shí)現(xiàn)方法，其包括以下步驟: A、采用從底層向上的設(shè)計(jì)流程，為第一個(gè)AFE5805建立針對(duì)各個(gè)低壓差分信號(hào)解串邏輯的子程序； B、完成對(duì)該子程序提升編譯性能的編譯條件設(shè)置； C、針對(duì)該子程序的最終編譯結(jié)果進(jìn)行鎖定(LO GIC L O C K )，并導(dǎo)出對(duì)應(yīng)該子程序工程的*.QXP文件。6.根據(jù)權(quán)利要求5所述的實(shí)現(xiàn)方法，其特征在于，所述步驟A還包括: 針對(duì)所述子程序工程中的各低壓差分信號(hào)解串設(shè)計(jì)中，將在總工程中使用的引腳名稱(chēng)設(shè)置為相同的名稱(chēng)，對(duì)不直接在總工程中使用的引腳設(shè)置指定名稱(chēng)為虛擬引腳(Virtual-ρ?η) ο7.根據(jù)權(quán)利要求5所述的實(shí)現(xiàn)方法，其特征在于，所述步驟B還包括: B1、反復(fù)執(zhí)行測(cè)試、修改設(shè)計(jì)、編譯的過(guò)程，直至滿足設(shè)計(jì)要求。8.根據(jù)權(quán)利要求7所述的實(shí)現(xiàn)方法，其特征在于，所述步驟B還包括: B2、優(yōu)化時(shí)序約束設(shè)置，用于提升編譯性能。9.根據(jù)權(quán)利要求5所述的實(shí)現(xiàn)方法，其特征在于，所述步驟A在總工程中的步驟還包括: Al、將多個(gè)子工程中的至少兩個(gè)集合到上層設(shè)計(jì)中； A2、進(jìn)行分析和共性應(yīng)用。10.根據(jù)權(quán)利要求9所述的實(shí)現(xiàn)方法，其特征在于，所述步驟A在總工程中還包括步驟: A3、為兩個(gè)子工程導(dǎo)入所述步驟C中形成*.qxp文件，用于總工程編譯。
【文檔編號(hào)】G06F17/50GK105868460SQ201610180590
【公開(kāi)日】2016年8月17日
【申請(qǐng)日】2016年3月28日
【發(fā)明人】毛志林, 白寧
【申請(qǐng)人】深圳市威爾德醫(yī)療電子有限公司