存儲系統(tǒng)的制作方法
【專利摘要】實(shí)施方式的存儲系統(tǒng)包含：存儲器控制器，具有第1～第n(n為2以上的自然數(shù))的第1數(shù)據(jù)輸入輸出端子；第1半導(dǎo)體芯片，具有分別與所述第1數(shù)據(jù)輸入輸出端子連接的第1～第n的第2數(shù)據(jù)輸入輸出端子；及第2半導(dǎo)體芯片，具有與所述第2數(shù)據(jù)輸入輸出端子并聯(lián)地分別與所述第1數(shù)據(jù)輸入輸出端子連接的第1～第n的第3數(shù)據(jù)輸入輸出端子；若從所述存儲器控制器對所述第1半導(dǎo)體芯片及所述第2半導(dǎo)體芯片輸出第1請求信號，便從所述第2數(shù)據(jù)輸入輸出端子的第w個端子(w為1～n的自然數(shù))輸出所述第1半導(dǎo)體芯片的狀態(tài)信息，且從所述第3數(shù)據(jù)輸入輸出端子的第x個端子(x為與w不同的1～n的自然數(shù))輸出所述第2半導(dǎo)體芯片的狀態(tài)信息。
【專利說明】存儲系統(tǒng)
[0001][相關(guān)申請案]
[0002]本申請案享有以美國臨時專利申請案62/119733號(申請日:2015年2月23日)為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案通過參照該基礎(chǔ)申請案而包含基礎(chǔ)申請案的全部內(nèi)容。
技術(shù)領(lǐng)域
[0003]本發(fā)明的實(shí)施方式涉及一種例如應(yīng)用于SSD(solid state drive，固態(tài)驅(qū)動器)的存儲系統(tǒng)。
【背景技術(shù)】
[0004]例如應(yīng)用于SSD等的NAND閃速存儲器的芯片具有輸出表示芯片內(nèi)部的處理狀態(tài)的就緒/忙碌信號的端子。NAND閃速存儲器的控制器接收從NAND閃速存儲器輸出的就緒/忙碌信號，而可了解NAND閃速存儲器內(nèi)部的處理狀態(tài)。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的實(shí)施方式提供一種可使構(gòu)成存儲系統(tǒng)的存儲器或存儲器控制器小型化的存儲系統(tǒng)。
[0006]實(shí)施方式的存儲系統(tǒng)包含:存儲器控制器，具有第I?第η (η為2以上的自然數(shù))的第I數(shù)據(jù)輸入輸出端子；第I半導(dǎo)體芯片，具有分別與所述第I數(shù)據(jù)輸入輸出端子連接的第I?第η的第2數(shù)據(jù)輸入輸出端子；及第2半導(dǎo)體芯片，具有與所述第2數(shù)據(jù)輸入輸出端子并聯(lián)地分別與所述第I數(shù)據(jù)輸入輸出端子連接的第I?第η的第3數(shù)據(jù)輸入輸出端子；若從所述存儲器控制器對所述第I半導(dǎo)體芯片及所述第2半導(dǎo)體芯片輸出第I請求信號，便從所述第2數(shù)據(jù)輸入輸出端子的第w個端子(w為I?η的自然數(shù))輸出所述第I半導(dǎo)體芯片的狀態(tài)信息，且從所述第3數(shù)據(jù)輸入輸出端子的第X個端子(X為與w不同的I?η的自然數(shù))輸出所述第2半導(dǎo)體芯片的狀態(tài)信息。
【附圖說明】
[0007]圖1是表示第I實(shí)施方式的存儲系統(tǒng)的一例的構(gòu)成圖。
[0008]圖2是概略性地表示第I實(shí)施方式的NAND芯片及輸出緩沖器的構(gòu)成的電路圖。
[0009]圖3是表示對多個半導(dǎo)體芯片的輸入輸出端子的就緒/忙碌信號的分配的一例的圖。
[0010]圖4是表示多個半導(dǎo)體芯片與控制器的連接關(guān)系的一例的圖。
[0011]圖5是表示第I實(shí)施方式的動作的一例的波形圖。
[0012]圖6是表示第I實(shí)施方式的第I變化例的圖。
[0013]圖7是表示第I實(shí)施方式的第2變化例的圖。
[0014]圖8是表示第2實(shí)施方式的存儲系統(tǒng)的一例的構(gòu)成圖。
[0015]圖9是概略性地表示第2實(shí)施方式的NAND芯片及輸出緩沖器的構(gòu)成的電路圖。
[0016]圖10是表不第2實(shí)施方式的動作的一例的波形圖。
[0017]圖11是表示第2實(shí)施方式的其他動作的一例的波形圖。
[0018]圖12是表示NAND控制器的一例的構(gòu)成圖。
[0019]圖13是用以說明內(nèi)存庫交錯動作而表示的圖。
[0020]圖14是概略性表示第3實(shí)施方式的NAND芯片及輸出緩沖器的一例的電路圖。
[0021]圖15是表示第3實(shí)施方式的動作的一例的波形圖。
[0022]圖16是表不第I實(shí)施方式的動作時機(jī)的例子的波形圖。
[0023]圖17是表示第I實(shí)施方式的動作時機(jī)的另一例的波形圖。
【具體實(shí)施方式】
[0024]下面，參照附圖，對實(shí)施方式進(jìn)行說明。在附圖中，對同一部分標(biāo)注同一符號。
[0025](第I實(shí)施方式)
[0026]圖1是關(guān)于第I實(shí)施方式，表示包含例如應(yīng)用于SSD等的NAND閃速存儲器的存儲系統(tǒng)的一例。該存儲系統(tǒng)包含:半導(dǎo)體芯片(下面稱為NAND芯片)CHP，包含例如NAND閃速存儲器?’及NAND控制器(NANDC) 31，控制NAND芯片CHP。圖1表示對NANDC31連接I個NAND芯片CHP的情況，但如下所述，在第I實(shí)施方式中，在NANDC31可連接多個NAND芯片CHP0
[0027]NAND芯片CHP包含第I緩沖器11、第2緩沖器12、指令解碼器13、地址緩沖器14、寄存器15、數(shù)據(jù)緩沖器16、輸出緩沖器17、控制部18、電源檢測器19、電壓用控制寄存器
20、行系控制寄存器21、列系控制寄存器22、狀態(tài)寄存器23、存儲單元陣列24、行解碼器25、包含高速緩沖存儲器的感測放大器26、栗電路27、及多工器28。
[0028]第I緩沖器11具有多個輸入端子，所述多個輸入端子被供給從NANDC31輸出的控制信號、例如芯片賦能信號CEnx、寫入、賦能信號WEnx、讀取、賦能信號REnx、指令、鎖存、賦能信號CLEx、地址、鎖存、賦能信號ALEx、寫入、保護(hù)信號WPnx、數(shù)據(jù)選通信號DQS。
[0029]第2緩沖器12具有多個輸入輸出端子1x < 7:0 >、及接收數(shù)據(jù)選通信號DQS的端子。輸入輸出端子1x例如在數(shù)據(jù)的寫入時，接收從NANDC31輸出的寫入指令、地址、及數(shù)據(jù)，在數(shù)據(jù)的讀出時，將從存儲單元陣列24讀出的數(shù)據(jù)供給至NANDC31。寫入數(shù)據(jù)或讀出數(shù)據(jù)是與數(shù)據(jù)選通信號DQS同步被傳輸。
[0030]將被供給至第2緩沖器12的信號供給至第I緩沖器11、指令解碼器13、地址緩沖器14、寄存器15、及數(shù)據(jù)緩沖器16。
[0031]指令解碼器13根據(jù)從第I緩沖器11供給的控制信號，對從第2緩沖器12供給的指令進(jìn)行解碼。該解碼信號被供給至控制部18或感測放大器26。
[0032]控制部18接收電源檢測部19的輸出信號，并根據(jù)從指令解碼器13供給的解碼信號、及從地址緩沖器14供給的地址，對存儲單元陣列24控制數(shù)據(jù)的寫入、數(shù)據(jù)的讀出、刪除等。即，控制部18供給經(jīng)由控制寄存器20、21、22、及栗電路27對行解碼器25或感測放大器26執(zhí)行數(shù)據(jù)的寫入、數(shù)據(jù)的讀出、及刪除等所必需的電壓。
[0033]行解碼器25、感測放大器26在數(shù)據(jù)的寫入時，根據(jù)從地址緩沖器14供給的地址選擇存儲單元陣列24內(nèi)的存儲單元，并將從數(shù)據(jù)緩沖器16供給的數(shù)據(jù)寫入至所選擇的存儲單元。此外，在數(shù)據(jù)的讀出時，行解碼器25、感測放大器26根據(jù)從地址緩沖器14供給的地址選擇存儲單元陣列24內(nèi)的存儲單元，并從所選擇的存儲單元讀出數(shù)據(jù)。
[0034]輸出緩沖器17保持從存儲單元讀出的數(shù)據(jù)，并將其經(jīng)由第2緩沖器12傳輸至NANDC31o
[0035]而且，控制部18輸出表示如下狀態(tài)的就緒/忙碌信號，該狀態(tài)是表示是否正在對存儲單元陣列24執(zhí)行數(shù)據(jù)的編程、讀出、刪除等處理中的狀態(tài)，即，存儲單元陣列24為就緒狀態(tài)或?yàn)槊β禒顟B(tài)。就緒/忙碌信號是保持于例如狀態(tài)寄存器23。在該狀態(tài)寄存器23，也保持編程的成功/失敗等的狀態(tài)信息。保持于狀態(tài)寄存器23的就緒/忙碌信號等被供給至輸出緩沖器17，并經(jīng)由第2緩沖器12、及輸入輸出端子1x而被傳輸至NANDC31。在本實(shí)施方式中，就緒/忙碌信號的傳輸是基于下述第2狀態(tài)讀取指令，并根據(jù)被供給至第2緩沖器12的數(shù)據(jù)選通信號DQS而執(zhí)行。
[0036]圖2表示圖1所示的NAND芯片CHP及輸出緩沖器17、以及輸入輸出端子1x (x =O?7)的一例。圖2所示的電路表示第I實(shí)施方式的一部分，為了使說明簡化，而省略使用第2緩沖器12或輸入輸出端子1x輸出數(shù)據(jù)或與寫入指令、抹除指令等對應(yīng)的狀態(tài)信息等的具體構(gòu)成。
[0037]輸出緩沖器17包含例如選擇器17a、或電路17b、以及緩沖器17c。輸出緩沖器17的構(gòu)成并不限定于此而可變化。
[0038]選擇器17a具有第1、第2、第3輸入端、及輸出端。對第I輸入端(在圖2中表示為BUS [7])，在數(shù)據(jù)的讀出時，供給從存儲單元陣列24讀出的數(shù)據(jù)、或從狀態(tài)寄存器23輸出的狀態(tài)信息等。該狀態(tài)信息包含例如與供給至每一芯片的第I狀態(tài)讀取指令(第2請求信號)對應(yīng)的芯片的就緒/忙碌信號、或表示編程動作的結(jié)果的成功/失敗信號等既有的狀態(tài)?目息O
[0039]另一方面，對選擇器17a的第2輸入端供給從狀態(tài)寄存器23輸出的就緒/忙碌信號R/B (READY/BUSY)，對第3輸入端供給信號CMD_STATUS，該信號CMD_STATUS表示已從NANDC31總括地發(fā)布用以讀取就緒/忙碌信號的第2狀態(tài)讀取指令CMD_STS (第I請求信號)。選擇器17a的輸出端連接于緩沖器17c的輸入端。選擇器17a在使信號CMD_STATUS確證(為高電平)的情況下，選擇第2輸入端(R/B)，在使信號CMD_STATUS撤銷確證(為低電平)的情況下，選擇第I輸入端(BUS[7])。
[0040]信號CMD_STATUS與數(shù)據(jù)輸出賦能信號D0UT_EN —起被供給至或電路17b的第1、第2輸入端?；螂娐?7b的輸出信號被供給至緩沖器17c的控制信號輸入端。
[0041]緩沖器17c的輸出端連接于設(shè)置在NAND芯片CHP的輸入輸出端子100?107中的例如輸入輸出端子107。緩沖器17c在控制信號輸入端為高電平的情況下，使選擇器17a的輸出信號通過，在控制信號輸入端為低電平的情況下，例如成為高阻抗。
[0042]在圖2所示的電路中，在例如使用輸入輸出端子100?107輸出數(shù)據(jù)的情況下，或者，在輸出對第I狀態(tài)讀取指令的響應(yīng)的情況下，確證賦能信號D0UT_EN。此外，以通過未圖示的芯片地址信號而從多個芯片選擇應(yīng)輸出數(shù)據(jù)的芯片的方式構(gòu)成。
[0043]圖2表示在對NANDC31連接例如8個NAND芯片時設(shè)置在第8個NAND芯片的輸出緩沖器17的情況。因此，緩沖器17c的輸出端連接于第8個輸入輸出端子107。因此，從輸入輸出端子107輸出就緒/忙碌信號R/B。
[0044]圖3表示對8個NAND芯片CHPO?CHP7的各輸入輸出端子100?107分配就緒/忙碌信號R/B的情況。如圖3所示，NAND芯片CHPO是輸入輸出端子10被分配就緒/忙碌信號R/B，NAND芯片CHPl是輸入輸出端子1l被分配就緒/忙碌信號R/B。NAND芯片CHP2?CHP6也同樣地，在與芯片編號對應(yīng)的輸入輸出端子102?106被分配就緒/忙碌信號 R/B。
[0045]換句話說，NAND芯片CHPO的輸入輸出端子100 (第I比特)連接于NANDC31的輸入輸出端子1x的第I比特(100)，NAND芯片CHPl的輸入輸出端子1l (第2比特)連接于NANDC31的輸入輸出端子1x的第2比特(1l)。下面，同樣地，NAND芯片CHP7的輸入輸出端子107 (第8比特)連接于NANDC31的輸入輸出端子1x的第8比特(107)。
[0046]圖4概略性地表示8個NAND芯片CHPO?CHP7與NANDC31的連接關(guān)系。如圖4所示，8個NAND芯片CHPO?CHP7并聯(lián)地連接于NANDC31。即，8個NAND芯片CHPO?CHP7共通地連接于NANDC31。各NAND芯片CHPO?CHP7的被分配有就緒/忙碌信號R/B的輸入輸出端子根據(jù)每一 NAND芯片而不同，所以NANDC31可經(jīng)由輸入輸出端子1x并聯(lián)地接收NAND芯片CHPO?CHP7的就緒/忙碌信號R/B。
[0047]即，若從NANDC31對NAND芯片CHPO?CHP7同時發(fā)布第2狀態(tài)讀取指令CMD_STS，則各NAND芯片CHPO?CHP7內(nèi)的信號CMD_STATUS被確證，而選擇器17a選擇就緒/忙碌信號R/B。各NAND芯片CHPO?CHP7的就緒/忙碌信號R/B與作為選通信號的數(shù)據(jù)選通信號DQS同步地被供給至NANDC31。因此，NANDC31可了解NAND芯片CHPO?CHP7各個的狀
??τ O
[0048]圖5表示第I實(shí)施方式的動作，表示在NANDC31每8個并聯(lián)地連接有16個NAND芯片CHPO?CHP15的情況。在此情況下，對16個NAND芯片CHPO?CHP15，總括地發(fā)布第2狀態(tài)讀取指令CMD_STS，之后，根據(jù)數(shù)據(jù)選通信號DQS/#DQS將從NAND芯片CHPO?CHP15輸出的就緒/忙碌信號R/B每8個地傳輸至NANDC31。另外，在圖5中，#表示低活動的信號。
[0049]具體來說，例如將NAND芯片CHPO?CHP7分配至數(shù)據(jù)選通信號DQS/#DQS的第I周期，將NAND芯片CHP8?CHP15分配至數(shù)據(jù)選通信號DQS/#DQS的第2周期。由此，可在數(shù)據(jù)選通信號DQS/#DQS的2個周期，將就緒/忙碌信號R/B從16個NAND芯片CHPO?CHP15傳輸至NANDC31。S卩，可通過使用數(shù)據(jù)選通信號DQS并進(jìn)行時分，而將就緒/忙碌信號R/B從16個NAND芯片CHPO?CHP15傳輸至NANDC31。
[0050]對在圖5所示的例子的情況下從16個NAND芯片CHPO?CHP15取得就緒/忙碌信號R/B的情況進(jìn)行了說明。然而，并不限定于此，可通過對17個以上的NAND芯片使用數(shù)據(jù)選通信號DQS/#DQS的3個周期以上，而將就緒/忙碌信號R/B從17個以上的NAND芯片傳輸至NANDC31。
[0051]另外，作為在相同周期輸入從多個NAND芯片輸出的就緒/忙碌信號R/B的方法，可使用2種方法。
[0052]在圖16所示的例子的情況下，可以在讀取、賦能信號R信號#RE的上升的時點(diǎn)，同時輸入從多個NAND芯片輸出的就緒/忙碌信號R/B。
[0053]此外，在圖17所示的例子的情況下，可以在所述數(shù)據(jù)選通信號DQS/#DQS的轉(zhuǎn)換的時點(diǎn)同時輸入從多個NAND芯片輸出的就緒/忙碌信號R/B。在此情況下，數(shù)據(jù)選通信號DQS/#DQS由例如NAND芯片驅(qū)動，而表示數(shù)據(jù)的位置。
[0054](第I實(shí)施方式的效果)
[0055]根據(jù)所述第I實(shí)施方式，將多個NAND芯片的各個的輸入輸出端子100?107中的I個分配至用于就緒/忙碌信號R/B的輸出，而根據(jù)從NANDC31對多個NAND芯片總括地發(fā)布的第2狀態(tài)讀取指令CMD_STS，可以從各NAND芯片將就緒/忙碌信號R/B總括地傳輸至NANDC31。因此，與對各NAND芯片分別發(fā)布狀態(tài)讀取指令而從各NAND芯片依次輸出就緒/忙碌信號R/B的情況相比，可高速地傳輸就緒/忙碌信號R/B。因此，可高速地進(jìn)行狀態(tài)讀取。
[0056]此外，將多個NAND芯片的各個的輸入輸出端子100?107中的I個分配至用于就緒/忙碌信號R/B的輸出。因此，無需用以輸出就緒/忙碌信號R/B的專用的端子或配線。因此，可縮小NAND芯片或NANDC的面積。
[0057](變化例)
[0058]第I實(shí)施方式是對在NANDC31連接輸入輸出端子的數(shù)以上的數(shù)的NAND芯片的情況進(jìn)行了說明。然而，也可對NANDC31連接輸入輸出端子的數(shù)以下的數(shù)的NAND芯片。
[0059]例如在對NANDC31并聯(lián)地連接4個NAND芯片的情況下，對各NAND芯片的8個輸入輸出端子100?107中例如4個輸入輸出端子100?103中的任一個分配就緒/忙碌信號R/B。因此，可對剩余4個輸入輸出端子104?107分配其他信號。
[0060]圖6表示第I變化例。第I變化例表示如下情況:對4個NAND芯片CHPO?CHP3的4個輸入輸出端子100?103分配就緒/忙碌信號R/B，對剩余4個輸入輸出端子104?107分配例如成功/失敗信號P/F (PASS/FAIL)。成功/失敗信號P/F是表示例如與數(shù)據(jù)的編程、或抹除等指令對應(yīng)的處理成功或失敗的信號。
[0061]在此情況下，在各NAND芯片CHPO?CHP3內(nèi)，與例如輸入輸出端子104?107對應(yīng)，而設(shè)置選擇成功/失敗信號P/F、及從存儲單元陣列24讀出的數(shù)據(jù)中的任一個的選擇器。使用該選擇器，可通過與就緒/忙碌信號R/B同樣的方法，而將成功/失敗信號P/F傳輸至 NANDC31。
[0062]圖7表示第2變化例，表示如下情況:例如對2個NAND芯片CHPO、CHPl的2個輸入輸出端子100、1l分配就緒/忙碌信號R/B，對2個輸入輸出端子102、103分配例如成功/失敗信號P/F，對剩余4個輸入輸出端子104?107分配表示芯片內(nèi)部的其他狀態(tài)的狀態(tài)信號STS0/STS1。狀態(tài)信號STS0/STS1也可通過與成功/失敗信號P/F或就緒/忙碌信號R/B同樣的方法，而傳輸至NANDC31。
[0063]在此情況下，在NAND芯片CHPO、CHPl內(nèi)，與例如輸入輸出端子102、103對應(yīng)，而設(shè)置選擇成功/失敗信號P/F、及從存儲單元陣列24讀出的數(shù)據(jù)中的任一個的選擇器。而且，在NAND芯片CHP0、CHP1內(nèi)，與輸入輸出端子104?107對應(yīng)，而設(shè)置選擇狀態(tài)信號STSO或STSl及從存儲單元陣列24讀出的數(shù)據(jù)中的任一個的選擇器。使用所述選擇器，可通過與就緒/忙碌信號R/B同樣的方法，將成功/失敗信號P/F、及狀態(tài)信號STS0、STS1傳輸至NANDC31o
[0064]通過所述第1、第2變化例，也可獲得與第I實(shí)施方式相同的效果，而且，可有效地利用輸入輸出端子。
[0065]而且，即便在對NANDC31連接I個NAND芯片的情況下，也可獲得與第I實(shí)施方式相同的效果。
[0066](第2實(shí)施方式)
[0067]第I實(shí)施方式是使用輸入輸出端子100?107中的任一個而輸出就緒/忙碌信號R/Bo相對于此，第2實(shí)施方式使用專用的端子輸出表示就緒/忙碌信號變化的信號。
[0068]圖8表示第2實(shí)施方式的存儲系統(tǒng)，例如概略性地表示多個NAND芯片CHPO?CHP3、及NANDCO的一例。圖8表示將第2實(shí)施方式應(yīng)用于例如SSD的情況，但第2實(shí)施方式并不限定于SSD，可應(yīng)用于系統(tǒng)。
[0069]在圖8中，SSD51包含控制部52、及例如4個NAND組件PkgO?Pkg3?？刂撇?2包含主機(jī)接口控制器53、數(shù)據(jù)緩沖器54、緩沖器控制器55、及多個NANDCO?NANDC3。
[0070]主機(jī)接口控制器53處理與未圖示的主機(jī)裝置的通信。數(shù)據(jù)緩沖器54在將經(jīng)由主機(jī)接口控制器53供給的數(shù)據(jù)傳輸至NANDCO?NANDC3前的期間保持所述數(shù)據(jù)。此外，數(shù)據(jù)緩沖器54在將從NANDCO?NANDC3供給的數(shù)據(jù)傳輸至主機(jī)裝置前的期間保持所述數(shù)據(jù)。[0071 ] 緩沖器控制器55控制數(shù)據(jù)緩沖器54或NANDCO?NANDC3的動作。NANDCO?NANDC3控制NAND組件PkgO?Pkg3中所包含的NAND芯片。
[0072]NANDCl?NANDC3的構(gòu)成與NANDCO相同，NAND組件Pkgl?Pkg3的構(gòu)成與NAND組件PkgO相同。因此，使用NANDCO及NAND組件PkgO來說明它們的構(gòu)成。
[0073]NANDCO對NAND組件PkgO中所包含的NAND芯片CHPO?CHP3控制數(shù)據(jù)的編程、讀出、刪除等。NANDCO包含多個內(nèi)存庫(bank)控制器71、及內(nèi)存庫仲裁器72、ECC(ErrorCorrecting Code，糾錯碼)的編碼器/解碼器80等。下面對NANDCO的詳細(xì)情況進(jìn)行敘述。
[0074]NANDCO通過I個1總線而連接于多個NAND芯片CHPO?CHP3。S卩，NAND芯片CHPO?CHP3通過I個1總線而并聯(lián)地連接于NANDCO。1總線如圖1所示連接于各NAND芯片CHPO?CHP3的輸入輸出端子1x。
[0075]經(jīng)由該1總線，將數(shù)據(jù)、指令、地址從NANDCO傳輸至多個NAND芯片CHPO?CHP3。此外，將從多個NAND芯片CHPO?CHP3的存儲單元陣列讀出的數(shù)據(jù)等經(jīng)由1總線，傳輸至NANDCOo
[0076]而且，如下所述，在從NANDCO分別對NAND芯片CHPO?CHP3發(fā)布第I狀態(tài)讀取指令CMD_Yx (X:0、L...)的情況下，也將從NAND芯片CHPO?CHP3輸出的狀態(tài)信息(就緒/忙碌)作為第I狀態(tài)讀取指令CMD_Yx的響應(yīng)經(jīng)由1總線傳輸至NANDC0。
[0077]NAND芯片CHPO?CHP3的各個由從NANDCO供給的控制信號、例如芯片賦能信號、寫入、賦能信號、讀取、賦能信號、指令、鎖存、賦能信號、地址、鎖存、賦能信號、寫入、保護(hù)信號、及數(shù)據(jù)選通信號控制。圖8僅顯示有芯片賦能信號CEO?CE3。從NANDCO輸出的芯片賦能信號CEO?CE3被供給至NAND芯片CHPO?CHP3的各個。
[0078]此外，NAND芯片CHPO?CHP3的各個具有輸出端子RBO?RB3，所述輸出端子RBO?RB3輸出表示NAND芯片內(nèi)的狀態(tài)信息(就緒/忙碌)變化的信號ST_C，所述輸出端子RBO?RB3通過配線61而共通地連接，從所述輸出端子RBO?RB3輸出的信號ST_C被線或(Wired OR)。配線61連接于與NANDCO連接的輸入端子(下面稱為RB端子)62，經(jīng)線或的信號ST_C經(jīng)由RB端子62而被供給至NANDC0。
[0079]NANDCO可進(jìn)行在例如NAND芯片CHPO為忙碌狀態(tài)的情況下對NAND芯片CHPl進(jìn)行數(shù)據(jù)傳輸?shù)膭幼?下面稱為內(nèi)存庫交錯)。因此，多個內(nèi)存庫控制器71針對每一內(nèi)存庫(NAND芯片)管理指令的進(jìn)展?fàn)顩r。此處，對內(nèi)存庫交錯進(jìn)行說明。
[0080]在圖8中，NAND芯片CHPO?CHP3的輸出端子RBO?RB3在NAND組件PkgO的外部，通過配線61而連接，但輸出端子RBO?RB3也可以在NAND組件PkgO的內(nèi)部連接。
[0081]圖8表示通過多個NAND接口(I/F)將多個NANDCO?NANDC3、與多個NAND組件PkgO?Pkg3連接的構(gòu)成。然而，NANDC與NAND組件的數(shù)量并不限定于此，也可包含I個NANDC及I個NAND組件。
[0082]此外，在圖8中，I個NAND組件包含4個NAND芯片CHPO?CHP3，但并不限于此，I個NAND組件只要包含I個NAND芯片即可。
[0083]NAND芯片CHPO?CHP3與第I實(shí)施方式同樣地包含輸出緩沖器17。
[0084]圖9概略性地表示第2實(shí)施方式的輸出緩沖器17及NAND芯片CHPO?CHP3的構(gòu)成的一例。在NAND芯片CHPl?CHP3，也設(shè)置有與NAND芯片CHPO同樣的構(gòu)成的輸出緩沖器17。
[0085]輸出緩沖器17包含例如寄存器17m、正反器電路17η、及電路17ο、17ρ、或電路17q、以及選擇器17r。寄存器17m保持從狀態(tài)寄存器23供給的就緒/忙碌信號R/B。正反器電路17η通過寄存器17m的輸出信號BY的上升而設(shè)置，從輸出端Q輸出表示NAND芯片CHPO內(nèi)的狀態(tài)信息變化的信號ST_C。對選擇器17r的第I輸入端供給寄存器17m的輸出信號BY，對第2輸入端供給信號ST_C。對選擇器17r的控制信號輸入端供給控制信號SEL。信號SEL在例如制品出貨時設(shè)定為高電平，而對不與本實(shí)施方式的動作模式對應(yīng)的設(shè)備進(jìn)行與以往具有相容性的動作。另一方面，對與本實(shí)施方式的動作模式對應(yīng)的設(shè)備，例如通過利用指令將控制信號SEL設(shè)定為低電平，而設(shè)定為本實(shí)施方式的動作模式。因此，選擇器17r以選擇正反器電路17η的輸出信號的方式設(shè)定。選擇器17r的輸出端連接于輸出端子RBO0
[0086]正反器電路17η在從NANDCO發(fā)布輸出端子RBO的清除指令的情況下被重置。具體來說，若NAND芯片CHPO接收到清除指令，則使被供給至及電路17ο的第I輸入端的信號CMD_Xx、及被供給至第2輸入端的芯片選擇信號CHPSEL確證(為高電平)。因此，及電路17ο的輸出信號成為高電平，或電路17q的輸出信號成為高電平，而重置正反器電路17η。
[0087]此外，正反器電路17η也可通過從NANDCO輸出的NAND芯片CHPO的重置指令而重置。具體來說，若NAND芯片CHPO接收到重置指令，則確證被供給至及電路17ρ的第2輸入端的信號CMD_RST。對及電路17p的第I輸入端供給寄存器17m的輸出信號BYn。因此，及電路17p的輸出信號成為高電平，或電路17q的輸出信號成為高電平，而重置正反器電路17η。
[0088]圖10表不第2實(shí)施方式的動作的一例。圖10為了簡化說明，而代表性地表不NAND芯片CHPO及NAND芯片CHPl。在圖10中，1總線的CMD_Y0是確認(rèn)NAND芯片CHPO的狀態(tài)的第I狀態(tài)讀取指令的一例，CMD_Y1是確認(rèn)NAND芯片CHPl的狀態(tài)的第I狀態(tài)讀取指令的一例，CMD_X1是對各NAND芯片CHPO?CHP3的輸出就緒/忙碌信號RY/BY的輸出端子RBO?RB3撤銷確證的指令的一例，00h-Cl-C2-Rl-R2-R3-30h是對NAND芯片CHPl指示數(shù)據(jù)的讀出的讀取指令的一例。
[0089]在圖10所示的例子的情況下，例如NAND芯片CHPO的寄存器17m的輸出信號BYn為忙碌狀態(tài)(低電平)，正反器電路17η的輸出信號ST_C為低電平。NAND芯片CHPl的寄存器17m的輸出信號BYn為就緒狀態(tài)(高電平)，正反器電路17η的輸出信號ST_C為高電平。因此，NAND芯片CHPO的輸出端子RBO為低電平，NAND芯片CHPl的輸出端子RBl為高電平。因此，配線61 (RB端子62)的信號ST_C成為高電平。
[0090]NANDCO基于經(jīng)由RB端子62供給的信號ST_C的確證，而經(jīng)由1總線發(fā)布確認(rèn)NAND芯片CHPO的狀態(tài)的指令CMD_Y0。
[0091]NAND芯片CHPO將處于忙碌狀態(tài)的情況作為指令CMD_Y0的響應(yīng)，經(jīng)由1總線通知至 NANDCO0
[0092]接著，在從NANDCO經(jīng)由1總線發(fā)送確認(rèn)NAND芯片CHPl的狀態(tài)的指令CMD_Y1的情況下，NAND芯片CHPl將處于就緒狀態(tài)的情況經(jīng)由1總線通知至NANDC0。
[0093]之后，NANDCO發(fā)布對就緒狀態(tài)的NAND芯片CHPI的信號ST_C進(jìn)行清除的清除指令CMD_X10 NAND芯片CHPl若接收到清除指令CMD_X1，則重置正反器電路17η，而將正反器電路17η的輸出信號ST_C設(shè)為低電平。伴隨于此，RB端子62的信號ST_C被設(shè)定為低電平。
[0094]接著，基于RB端子62的信號ST_C的撤銷確證，從NANDCO發(fā)布對NAND芯片CHPl指示數(shù)據(jù)的讀出的讀取指令00h-Cl-C2-Rl-R2-R3-30h。NAND芯片CHPl若接收到讀取指令，則成為忙碌狀態(tài)，從而NAND芯片CHPl的寄存器17m的輸出信號BYn成為低電平。
[0095]圖11是表不第2實(shí)施方式的其他動作的一例。在圖10所不的例子的情況下，僅NAND芯片CHPl的狀態(tài)轉(zhuǎn)變。相對于此，在圖11所示的例子的情況下，NAND芯片CHPO與NAND芯片CHPl兩者的狀態(tài)轉(zhuǎn)變。
[0096]在圖11所示的例子的情況下，例如NAND芯片CHPO的寄存器17m的輸出信號BYn為忙碌狀態(tài)(低電平)，正反器電路17η的輸出信號ST_C為低電平。NAND芯片CHPl的寄存器17m的輸出信號BYn為就緒狀態(tài)(高電平)，正反器電路17η的輸出信號ST_C為高電平。因此，從NAND芯片CHPO的輸出端子RBO輸出的信號ST_C為低電平，從NAND芯片CHPl的輸出端子RBl輸出的信號ST_C為高電平。因此，NANDCO的RB端子62的信號ST_C成為高電平。
[0097]NANDCO當(dāng)經(jīng)由RB端子62供給的信號ST_C成為高電平時，對NAND芯片CHP0、CHP1依次發(fā)布第I狀態(tài)讀取指令CMD_Y0、CMD_Y1。NANDCO基于第I狀態(tài)讀取指令CMD_Y0、CMD_Yl的響應(yīng)，可確認(rèn)NAND芯片CHPO為忙碌狀態(tài)且NAND芯片CHPl為就緒狀態(tài)。
[0098]之后，NANDCO發(fā)布對就緒狀態(tài)的NAND芯片CHPI的信號ST_C進(jìn)行清除的清除指令CMD_X1。因此，NAND芯片CHPl的正反器電路17η的輸出信號ST_C成為低電平。至此處為止的動作與圖10所示的動作相同。
[0099]然而，在對指令CMD_Y0發(fā)送忙碌狀態(tài)的響應(yīng)后，NAND芯片CHPO從忙碌狀態(tài)轉(zhuǎn)變?yōu)榫途w狀態(tài)。因此，NAND芯片CHPO的正反器電路17η的輸出信號ST_C成為高電平，輸出端子RBO成為高電平。因此，即便通過清除指令CMD_X1清除NAND芯片CHPl的正反器電路17η的輸出信號ST_C，NANDCO的RB端子62的信號ST_C也保持為高電平，而不會被撤銷確證。
[0100]NANDCO由于可確認(rèn)NAND芯片CHPl為就緒狀態(tài)，所以對NAND芯片CHPl發(fā)布讀取指令 00h-Cl-C2-Rl-R2-R3-30ho
[0101]之后，NANDCO接收到RB端子62的確證，而對NAND芯片CHPO發(fā)布第I狀態(tài)讀取指令 CMD_Y0。
[0102]NANDCO確認(rèn)來自NAND芯片CHPO的響應(yīng)為就緒狀態(tài)，而對NAND芯片CHPO發(fā)布清除指令CMD_XO。根據(jù)該清除指令CMD_XO，將NAND芯片CHPO的輸出端子RBO設(shè)為低電平，而對RB端子62撤銷確證。
[0103](第2實(shí)施方式的效果)
[0104]根據(jù)所述第2實(shí)施方式，NAND芯片CHPO?CHP3的表示就緒/忙碌的狀態(tài)信息經(jīng)由1總線而被供給至NANDC0，各NAND芯片CHPO?CHP3具有輸出表示狀態(tài)信息變化的信號ST_C的輸出端子RBO?RB3，NANDCO具有接收從輸出端子RBO?RB3輸出的信號ST_C被線或而成的信號的I個RB端子62。因此，NANDCO無須為了獲得NAND芯片CHPO?CHP3各個的狀態(tài)信息，而具有與NAND芯片CHPO?CHP3的數(shù)量為相同數(shù)量的端子。因此，可防止NANDCO尺寸的大型化，從而可防止包含NANDCO、及NAND芯片CHPCHP0?CHP3的SoC (Systemon chip，片上系統(tǒng))尺寸的大型化。
[0105]此外，在第2實(shí)施方式中，NANDCO在信號ST_C被確證的情況下，發(fā)布第I狀態(tài)讀取指令CMD_Yx，信號ST_C基于第I狀態(tài)讀取指令CMD_Yx的響應(yīng)，通過從NANDCO發(fā)布的清除指令CMD_Xx而重置。因此，NANDCO可抑制多余的第I狀態(tài)讀取指令CMD_Yx的發(fā)布，而可使第I狀態(tài)讀取指令CMD_Yx的發(fā)布時機(jī)精確化。因此，可削減第I狀態(tài)讀取指令CMD_Yx的發(fā)布次數(shù)，從而可降低耗電。
[0106]例如在延長第I狀態(tài)讀取指令的發(fā)布間隔的情況下，注意不到忙碌狀態(tài)的結(jié)束，而導(dǎo)致性能的降低，但根據(jù)第2實(shí)施方式，能夠以適當(dāng)?shù)臅r機(jī)發(fā)布第I狀態(tài)讀取指令CMD_Yx，所以可防止性能的降低。
[0107](內(nèi)存庫交錯)
[0108]如上所述，NANDCO執(zhí)行在例如NAND芯片CHPO為忙碌狀態(tài)的情況下對NAND芯片CHPl進(jìn)行數(shù)據(jù)傳輸?shù)膬?nèi)存庫交錯(bank interleave)。
[0109]圖12、圖13是用以說明內(nèi)存庫交錯動作的一例而表示的圖，圖12表示NANDCO的具體的構(gòu)成。
[0110]在圖12中，NANDCO包含內(nèi)存庫控制器71、內(nèi)存庫仲裁器72、NAND順序控制部73、多工器74、指令(CMD)輸出部75、狀態(tài)接收部76、NAND狀態(tài)管理部77、DMAC (直接存儲器存取控制器)78、格式器79、ECC的編碼器/解碼器80、隨機(jī)產(chǎn)生器81等。
[0111]多個內(nèi)存庫控制器71分別包含內(nèi)存庫隊(duì)列71a、及內(nèi)存庫指令產(chǎn)生部62b。
[0112]被輸入至NANDCO的指令是針對每一內(nèi)存庫分配且保持于內(nèi)存庫隊(duì)列71a。內(nèi)存庫隊(duì)列71a是例如先進(jìn)、先出的緩沖器，而將開頭的指令供給至內(nèi)存庫指令產(chǎn)生部71b。
[0113]內(nèi)存庫指令產(chǎn)生部71b將被輸入的指令一面分割成內(nèi)存庫交錯的單位，一面供給至內(nèi)存庫仲裁器72。內(nèi)存庫交錯是在多個NAND芯片中的I個為忙碌狀態(tài)的情況下對共用I/O總線的另一 NAND芯片進(jìn)行存取的動作。因此，內(nèi)存庫交錯的單位是存取I個NAND芯片的指令單位。即，內(nèi)存庫交錯的單位是如圖13所示由指令的忙碌時間(例如在讀取的情況下為tR)區(qū)分的指令群。在圖13所示的讀取指令的情況下，通過內(nèi)存庫指令產(chǎn)生部71b產(chǎn)生2個指令OOh及30h。另外，內(nèi)存庫交錯的單位并不限于讀取指令，對編程或抹除的指令也相同。
[0114]內(nèi)存庫仲裁器72接收從內(nèi)存庫指令產(chǎn)生部71b供給至每一內(nèi)存庫的指令的執(zhí)行請求、從RB端子62供給的表示芯片狀態(tài)變化的信號ST_C、及經(jīng)由狀態(tài)接收部76、NAND狀態(tài)管理部77供給的各內(nèi)存庫的狀態(tài)信息。內(nèi)存庫仲裁器72基于所述信息，選擇I個對NAND芯片執(zhí)行的指令(包含第I狀態(tài)讀取指令)并傳輸至NAND順序控制部73。即，內(nèi)存庫仲裁器72確證與存取的內(nèi)存庫對應(yīng)的芯片賦能信號CEO?CE3中的I個。
[0115]NAND順序控制部73根據(jù)從內(nèi)存庫仲裁器72請求的指令，控制多工器74，而在NAND芯片CHPO?CHP3與NANDCO的間執(zhí)行通信。具體來說，控制多工器74，對1選擇性地連接指令輸出部75、狀態(tài)接收部76、隨機(jī)產(chǎn)生器81，而進(jìn)行通信。
[0116]指令輸出部75經(jīng)由1發(fā)送從內(nèi)存庫仲裁器72供給的指令。狀態(tài)接收部76接收從1供給的NAND芯片CHPO?CHP3的狀態(tài)信息并供給至狀態(tài)管理部77。狀態(tài)管理部77將NAND芯片CHPO?CHP3的狀態(tài)信息供給至內(nèi)存庫仲裁器72。
[0117]例如在進(jìn)行數(shù)據(jù)傳輸?shù)那闆r下，例如在對NAND芯片寫入數(shù)據(jù)時，NAND順序控制部73為了從例如圖8所示的數(shù)據(jù)緩沖器54取得數(shù)據(jù)，而使DMAC78啟動。格式器79將從DMAC78供給的數(shù)據(jù)轉(zhuǎn)換為用以存儲于NAND芯片的格式。ECC的編碼器/解碼器80對從格式器79供給的數(shù)據(jù)賦予錯誤校正碼。隨機(jī)產(chǎn)生器81使從編碼器/解碼器80供給的數(shù)據(jù)隨機(jī)化，而將數(shù)據(jù)傳輸至NAND芯片。
[0118]NAND順序控制部73在執(zhí)行從內(nèi)存庫仲裁器72請求的指令后，對內(nèi)存庫仲裁器72發(fā)送完成通知。內(nèi)存庫仲裁器72若接收到完成通知，則選擇接下來要執(zhí)行的指令。反復(fù)進(jìn)行此種動作，而執(zhí)行內(nèi)存庫交錯。
[0119]另外，所述說明對在NAND芯片CHPO為忙碌狀態(tài)時對NAND芯片CHPl進(jìn)行數(shù)據(jù)傳輸?shù)那闆r進(jìn)行了說明，但并不限于此，例如也存在2個NAND芯片同時為忙碌狀態(tài)的組合。例如，也有可能在對NAND芯片CHPO的讀取與NAND芯片CHPl的讀取進(jìn)行內(nèi)存庫交錯時，NAND芯片CHPO為忙碌狀態(tài)(圖12所示的tR的期間)，且NAND芯片CHPl也為忙碌狀態(tài)(tR)。對編程的忙碌狀態(tài)(tPROG未圖示)、抹除的忙碌狀態(tài)(tBERASE未圖示)也相同。另外，抹除并不伴隨著數(shù)據(jù)的傳輸。
[0120]而且，在內(nèi)存庫交錯中，由多個NAND芯片執(zhí)行的指令群并不限于同一指令，也可設(shè)為相互不同的指令。例如當(dāng)2個NAND芯片同時讀取時2個NAND芯片同時抹除的情況下，也可進(jìn)行內(nèi)存庫交錯。此外，在讀取與抹除、讀取與編程、抹除與編程等組合中，也可進(jìn)行內(nèi)存庫交錯。而且，也可進(jìn)行3個以上的NAND芯片的內(nèi)存庫交錯。
[0121](第3實(shí)施方式)
[0122]圖14表示第3實(shí)施方式的NAND芯片CHP及輸出緩沖器91的一例。第3實(shí)施方式是第I實(shí)施方式與第2實(shí)施方式的組合。
[0123]圖14所示的輸出電路91包含圖2所示的輸出電路17及圖9所示的輸出電路17。在第3實(shí)施方式中，作為各NAND芯片的狀態(tài)信息的就緒/忙碌信號R/B與第I實(shí)施方式同樣地，通過I個第2狀態(tài)讀取指令CMD_STS，而從根據(jù)每一 NAND芯片不同的I個輸入輸出端子1x (在圖14的情況下為107)傳輸至NANDC。此外，表示各NAND芯片的狀態(tài)信息變化的信號ST_C與第2實(shí)施方式同樣地，從設(shè)置于NAND芯片的各個的輸出端子(在圖14的情況下為RB7)經(jīng)由配線61而傳輸至NANDC的I個RB端子62。
[0124]圖15是表示第3實(shí)施方式的動作，對例如NANDCO存取NAND芯片CHPO、CHPI的情況進(jìn)行了表示。
[0125]在該例的情況下，NAND芯片CHPO的就緒/忙碌信號R/B為就緒狀態(tài)(高電平)。因此，表示NAND芯片CHPO的狀態(tài)信息變化的信號ST_C也為高電平。
[0126]NANDCO當(dāng)NAND芯片CHP0、CHP1中的任一個的信號ST_C成為高電平而確證RB端子62時，對NAND芯片CHPO、CHPl同時發(fā)布第2狀態(tài)讀取指令CMD_STS。NANDCO與第2狀態(tài)讀取指令CMD_STS對應(yīng)地，從NAND芯片CHPO、CHPl的1接收就緒/忙碌信號R/B。
[0127]NAND芯片CHPl的狀態(tài)在被發(fā)布第2狀態(tài)讀取指令CMD_STS前變化為就緒狀態(tài)，NANDCO基于第2狀態(tài)讀取指令CMD_STS的響應(yīng)，可確認(rèn)NAND芯片CHPO、CHPI同時為就緒狀態(tài)(R)。因此，NANDCO不對NAND芯片CHPO、CHPl的每一個發(fā)布第I狀態(tài)讀取指令，而可對例如NAND芯片CHPO發(fā)布清除指令CMD_X0，且可對NAND芯片CHPl發(fā)布清除指令CMD_X1。
[0128]之后，NANDCO可對NAND芯片CHPO發(fā)布讀取指令CMD_R0。
[0129](第3實(shí)施方式的效果)
[0130]根據(jù)所述第3實(shí)施方式，可獲得與第1、第2實(shí)施方式相同的效果。而且，根據(jù)第3實(shí)施方式，NANDCO可通過確證RB端子62，而了解發(fā)布第2狀態(tài)讀取指令CMD_STS的時機(jī)。因此，可不對每一 NAND芯片發(fā)布第I狀態(tài)讀取指令，而以精確的時機(jī)發(fā)布清除指令CMD_X0、CMD_Xlo
[0131]對本發(fā)明的若干實(shí)施方式進(jìn)行了說明，但所述實(shí)施方式是作為示例而提出，并不意圖限定發(fā)明范圍。所述新穎的實(shí)施方式可通過其他各種形態(tài)實(shí)施，在不脫離發(fā)明主旨的范圍內(nèi)，可以進(jìn)行各種省略、置換、及變更。所述實(shí)施方式或其變化包含于發(fā)明的范圍或主旨內(nèi)，并且包含于權(quán)利要求所記載的發(fā)明及其均等范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種存儲系統(tǒng)，其特征在于具備: 存儲器控制器，具有第I?第η的第I數(shù)據(jù)輸入輸出端子，其中，η為2以上的自然數(shù)； 第I半導(dǎo)體芯片，具有分別與所述第I數(shù)據(jù)輸入輸出端子連接的第I?第η的第2數(shù)據(jù)輸入輸出端子；以及 第2半導(dǎo)體芯片，具有與所述第2數(shù)據(jù)輸入輸出端子并聯(lián)地分別與所述第I數(shù)據(jù)輸入輸出端子連接的第I?第η的第3數(shù)據(jù)輸入輸出端子；且 若從所述存儲器控制器對所述第I半導(dǎo)體芯片及所述第2半導(dǎo)體芯片輸出第I請求信號，便從所述第I半導(dǎo)體芯片的所述第2數(shù)據(jù)輸入輸出端子的第w個端子輸出所述第I半導(dǎo)體芯片的狀態(tài)信息，且從所述第2半導(dǎo)體芯片的所述第3數(shù)據(jù)輸入輸出端子的第X個端子輸出所述第2半導(dǎo)體芯片的狀態(tài)信息，其中，w為I?η的自然數(shù)，X為與w不同的I?η的自然數(shù)。2.根據(jù)權(quán)利要求1所述的存儲系統(tǒng)，其特征在于:第I半導(dǎo)體芯片的狀態(tài)信息與第2半導(dǎo)體芯片的狀態(tài)信息在第I周期被輸入至存儲器控制器的所述第I數(shù)據(jù)輸入輸出端子。3.根據(jù)權(quán)利要求1所述的存儲系統(tǒng)，其特征在于:所述狀態(tài)信息是表示從所述存儲器控制器接收的第2請求信號的執(zhí)行狀態(tài)的信息。4.根據(jù)權(quán)利要求1所述的存儲系統(tǒng)，其特征在于:所述第I半導(dǎo)體芯片的所述狀態(tài)信息是指所述第I半導(dǎo)體芯片的就緒/忙碌信息。5.根據(jù)權(quán)利要求1所述的存儲系統(tǒng)，其特征在于:所述存儲器控制器經(jīng)由第I數(shù)據(jù)輸入輸出端子，對所述第I半導(dǎo)體芯片及所述第2半導(dǎo)體芯片總括地輸出所述第I請求信號。6.根據(jù)權(quán)利要求2所述的存儲系統(tǒng)，其特征在于進(jìn)而具備:第3半導(dǎo)體芯片，具有第I?第η的第4數(shù)據(jù)輸入輸出端子，且所述第4數(shù)據(jù)輸入輸出端子分別與所述第I數(shù)據(jù)輸入輸出端子連接；以及 第4半導(dǎo)體芯片，具有第I?第η的第5數(shù)據(jù)輸入輸出端子，且所述第5數(shù)據(jù)輸入輸出端子與所述第4數(shù)據(jù)輸入輸出端子并聯(lián)地分別與所述第I數(shù)據(jù)輸入輸出端子連接； 若從所述存儲器控制器對所述第3半導(dǎo)體芯片及第4半導(dǎo)體芯片輸出所述第I請求信號，便從所述第3半導(dǎo)體芯片的所述第4數(shù)據(jù)輸入輸出端子的第y個端子輸出所述第3半導(dǎo)體芯片的狀態(tài)信息，且在所述第I周期后的第2周期，從所述第4半導(dǎo)體芯片的所述第5數(shù)據(jù)輸入輸出端子的第z個端子輸出所述第4半導(dǎo)體芯片的狀態(tài)信息，其中，y為與w及X不同的I?η的自然數(shù)，ζ為與w、X及y不同的I?η的自然數(shù)。7.根據(jù)權(quán)利要求6所述的存儲系統(tǒng)，其特征在于:所述存儲器控制器經(jīng)由第I數(shù)據(jù)輸入輸出端子，對所述第1、第2、第3半導(dǎo)體芯片及所述第4半導(dǎo)體芯片總括地輸出所述第I請求信號。8.根據(jù)權(quán)利要求1所述的存儲系統(tǒng)，其特征在于:所述第I半導(dǎo)體芯片基于所述第I請求信號，從與所述第2數(shù)據(jù)輸入輸出端子的所述第w個端子不同的端子輸出表示所述第I半導(dǎo)體芯片對第2請求信號的執(zhí)行狀態(tài)的狀態(tài)信息，并且 所述第2半導(dǎo)體芯片基于所述第I請求信號，從與所述第3數(shù)據(jù)輸入輸出端子的所述第X個端子不同的端子輸出表示所述第2半導(dǎo)體芯片對第3請求信號的執(zhí)行狀態(tài)的狀態(tài)信息。9.根據(jù)權(quán)利要求8所述的存儲系統(tǒng)，其特征在于:從與所述第2數(shù)據(jù)輸入輸出端子的所述第W個端子不同的端子輸出的所述狀態(tài)信息是所述第I半導(dǎo)體芯片對所述第2請求信號的成功/失敗信息。10.根據(jù)權(quán)利要求1所述的存儲系統(tǒng)，其特征在于:所述第I半導(dǎo)體芯片具備連接于所述第2數(shù)據(jù)輸入輸出端子的所述第W個端子的第I選擇器，所述第I選擇器基于所述第I請求信號，而對所述第2數(shù)據(jù)輸入輸出端子的所述第w個端子輸出所述第I半導(dǎo)體芯片的所述狀態(tài)信息。11.根據(jù)權(quán)利要求1所述的存儲系統(tǒng)，其特征在于進(jìn)而具備:第I輸出端子，設(shè)置于所述第I半導(dǎo)體芯片；以及 第I輸出電路，連接于所述第I輸出端子；且 所述第I輸出電路將表示所述第I半導(dǎo)體芯片的就緒/忙碌信息的變化的第I信號輸出至所述第I輸出端子，且基于第I重置請求而重置所述第I信號。12.根據(jù)權(quán)利要求11所述的存儲系統(tǒng)，其特征在于進(jìn)而具備:第2輸出端子，設(shè)置于所述第2半導(dǎo)體芯片，且連接于所述第I半導(dǎo)體芯片的所述第I輸出端子；以及 第2輸出電路，連接于所述第I輸出端子；且 所述第2輸出電路將表示所述第2半導(dǎo)體芯片的就緒/忙碌狀態(tài)的變化的第2信號輸出至所述第2輸出端子，且基于第2重置請求而重置所述第2信號。13.根據(jù)權(quán)利要求11所述的存儲系統(tǒng)，其特征在于:所述第I輸出電路具備:第I保持電路，保持所述第I信號；以及重置電路，基于所述第I重置請求，而重置保持于所述第I保持電路的所述第I信號。14.一種存儲系統(tǒng)，其特征在于具備: 存儲器控制器，具有第I?第η的第I數(shù)據(jù)輸入輸出端子以及輸入端子，其中，η為2以上的自然數(shù)； 第I半導(dǎo)體芯片，具有第I?第η的第2數(shù)據(jù)輸入輸出端子及第I輸出端子，且所述第2數(shù)據(jù)輸入輸出端子分別與所述第I數(shù)據(jù)輸入輸出端子連接，所述第I輸出端子連接于所述存儲器控制器的所述輸入端子；以及 第2半導(dǎo)體芯片，具有第I?第η的第3數(shù)據(jù)輸入輸出端子以及第2輸出端子，且所述第3數(shù)據(jù)輸入輸出端子與所述第2數(shù)據(jù)輸入輸出端子并聯(lián)地分別與所述第I數(shù)據(jù)輸入輸出端子連接，所述第2輸出端子與所述第I輸出端子共通地連接于所述存儲器控制器的所述輸入端子；且 所述存儲器控制器在所述輸入端子已被輸入第I信號時，對所述第I半導(dǎo)體芯片輸出請求狀態(tài)信息的第I請求信號。15.根據(jù)權(quán)利要求14所述的存儲系統(tǒng)，其特征在于:所述第I半導(dǎo)體芯片的第I輸出端子輸出表示第I半導(dǎo)體芯片的狀態(tài)為就緒狀態(tài)的所述第I信號。16.根據(jù)權(quán)利要求14所述的存儲系統(tǒng)，其特征在于:所述第I半導(dǎo)體芯片在已接收到所述第I請求信號時，將所述第I半導(dǎo)體芯片的所述狀態(tài)信息從所述第I數(shù)據(jù)輸入輸出端子輸出。17.根據(jù)權(quán)利要求15所述的存儲系統(tǒng)，其特征在于:若所述存儲器控制器對所述第I半導(dǎo)體芯片輸出請求重置的第2請求信號，則將從所述第I半導(dǎo)體芯片的所述第I輸出端子輸出的所述第I信號重置。18.根據(jù)權(quán)利要求17所述的存儲系統(tǒng)，其特征在于:即便在所述存儲器控制器對所述第I半導(dǎo)體芯片已輸出請求重置的第2請求信號時，在從所述第2半導(dǎo)體芯片的所述第2輸出端子輸出的所述第I信號已被設(shè)定時，對所述輸入端子輸入所述第I信號。19.根據(jù)權(quán)利要求17所述的存儲系統(tǒng)，其特征在于:即便在所述存儲器控制器對所述第I半導(dǎo)體芯片已輸出請求重置的第2請求信號時，在所述輸入端子被輸入所述第I信號時，所述存儲器控制器對所述第2半導(dǎo)體芯片輸出所述第I請求信號。20.根據(jù)權(quán)利要求14所述的存儲系統(tǒng)，其特征在于:所述狀態(tài)信息是表示所述第I半導(dǎo)體芯片從所述存儲器控制器接收的讀取、寫入或抹除指令的執(zhí)行狀態(tài)的信息。
【文檔編號】G06F12/06GK105912483SQ201510553494
【公開日】2016年8月31日
【申請日】2015年9月2日
【發(fā)明人】野坂祐介, 白川政信, 小島慶久, 巖崎清隆, 助川博
【申請人】株式會社東芝