制造半導體裝置的方法
【專利摘要】公開了一種制造半導體裝置的方法，所述制造半導體裝置的方法包括：提供用于形成相鄰的第一邏輯單元和第二邏輯單元以及相鄰的虛設(shè)單元和第三邏輯單元的前導電線和后導電線。來自第一邏輯單元的導電線之中的與第二邏輯單元相鄰的第一導電線與來自第二邏輯單元的導電線之中的與第一邏輯單元相鄰的第二導電線分隔開第一參考距離。來自虛設(shè)單元的導電線之中的與第三邏輯單元相鄰的虛設(shè)線與來自第三邏輯單元的導電線之中的與虛設(shè)單元相鄰的第三導電線分隔開第二參考距離。第二參考距離大于第一參考距離。
【專利說明】制造半導體裝置的方法
[0001 ] 本申請要求于2015年4月9日提交到韓國知識產(chǎn)權(quán)局的第10-2015-0050150號和于2015年9月9日提交的第10-2015-0127787號韓國專利申請的優(yōu)先權(quán)，該韓國專利申請的全部內(nèi)容通過引用包含于此。
技術(shù)領(lǐng)域
[0002]與示例性實施例一致的裝置和方法涉及一種半導體裝置的布圖設(shè)計方法，更具體地，涉及一種包括場效應(yīng)晶體管的半導體裝置的布圖設(shè)計方法和一種利用該方法制造半導體裝置的方法。
【背景技術(shù)】
[0003]因為集成度是用來確定產(chǎn)品價格的重要因素，所以為了增大半導體裝置的容量以及為了減小制造成本，人們做出很多努力來提高半導體裝置的集成度。因為根據(jù)單元單體占據(jù)的面積來確定集成度，所以高效地設(shè)計半導體裝置的布圖是重要的。通常，利用布圖設(shè)計工具設(shè)計半導體裝置的布圖需要一定的時間并且需要試錯。因此，減少布圖設(shè)計時間是重要的。

【發(fā)明內(nèi)容】

[0004]根據(jù)示例性實施例的一方面，提供了一種在半導體裝置的布圖設(shè)計中減少布圖設(shè)計時間的方法，其中，布圖設(shè)計時間根據(jù)虛設(shè)單元的插入而增加。
[0005]根據(jù)示例性實施例的一方面，提供了一種制造半導體裝置的方法。所述方法可以包括:提供用于形成第一邏輯單元、第二邏輯單元、虛設(shè)單元和第三邏輯單元的前導電線和后導電線，第一邏輯單元和第二邏輯單元彼此相鄰，虛設(shè)單元和第三邏輯單元彼此相鄰。來自第一邏輯單元的導電線之中的與第二邏輯單元相鄰的第一導電線可以與來自第二邏輯單元的導電線之中的與第一邏輯單元相鄰的第二導電線分隔開第一參考距離。來自虛設(shè)單元的導電線之中的與第三邏輯單元相鄰的虛設(shè)線與來自第三邏輯單元的導電線之中的與虛設(shè)單元相鄰的第三導電線分隔開第二參考距離。第二參考距離大于第一參考距離。
[0006]可以基于用于形成前導電線和后導電線的光刻工藝的分辨率來設(shè)定第一參考距離和第二參考距離。
[0007]可以利用不同的光掩模通過圖案化工藝形成第一導電線和第二導電線，可以利用相同的光掩模通過圖案化工藝形成虛設(shè)線和第三導電線。可以利用不同的光掩模通過圖案化工藝形成第三導電線和來自第二邏輯單元的導電線之中的與虛設(shè)單元相鄰的第四導電線。
[0008]第一導電線、第二導電線、第三導電線和虛設(shè)線的至少一部分可以沿第一方向布置，其中，第一方向與第一邏輯單元、第二邏輯單元、第三邏輯單元和虛設(shè)單元可以沿其布置的方向垂直。方法還可以包括在設(shè)置前導電線和后導電線之前，設(shè)置沿與第一方向垂直的第二方向布置的第一電源線和第二電源線。接地電壓可以提供到第一電源線和第二電源線中的一條。
[0009]虛設(shè)單元可以是填充件、填充電容器和備用單元中的一種。
[0010]方法還可以包括:在形成前導電線和后導電線之前，在基底上形成有源圖案，形成與有源圖案交叉的柵極圖案；在位于柵極圖案的相對的側(cè)面的有源圖案上形成源區(qū)或漏區(qū)。前導電線中的至少一條可以電連接到柵極圖案，后導電線中的至少一條可以電連接到柵極圖案，前導電線中的另一條線可以電連接到源區(qū)或漏區(qū)，后導電線中的至少另一條線可以電連接到源區(qū)或漏區(qū)。
[0011]根據(jù)示例性實施例的一方面，提供了一種制造半導體裝置的方法，所述方法可以包括:形成布圖圖案；以及在基底上構(gòu)造與布圖圖案對應(yīng)的導電線。構(gòu)造布圖圖案的步驟可以包括:為第一邏輯單元、第二邏輯單元和第三邏輯單元布置前導電圖案和后導電圖案;重新布置前導電圖案和后導電圖案使得與來自于第一邏輯單元、第二邏輯單元和第三邏輯單元之中的兩個相鄰的邏輯單元之間的邊界相鄰的兩個導電圖案通過不同的光刻工藝而形成;為布置在第二邏輯單元與第三邏輯單元之間的虛設(shè)單元布置導電圖案。來自第一邏輯單元的導電圖案之中的與第二邏輯單元相鄰的第一導電圖案可以與來自第二邏輯單元的導電圖案之中的與第一邏輯單元相鄰的第二導電圖案分隔開第一參考距離，來自虛設(shè)單元的導電圖案之中的與第三邏輯單元相鄰的虛設(shè)圖案可以與來自第三邏輯單元的導電圖案之中的與虛設(shè)單元相鄰的第三導電圖案分隔開第二參考距離。第二參考距離大于第一參考距離。
[0012]可以基于用于形成前導電圖案和后導電圖案的光刻工藝的分辨率來設(shè)定第一參考距離和第二參考距離。
[0013]可以利用不同的光掩模通過圖案化工藝形成第一導電圖案和第二導電圖案，可以利用相同的光掩模通過圖案化工藝形成虛設(shè)圖案和第三導電圖案。
[0014]可以利用不同的光掩模通過圖案化工藝形成第三導電圖案和來自第二邏輯單元的導電圖案之中的與虛設(shè)單元相鄰的第四導電圖案。
[0015]第一導電圖案、第二導電圖案、第三導電圖案和虛設(shè)圖案中的至少兩個可以沿第一方向布置，其中，第一方向與第一邏輯單元、第二邏輯單元、第三邏輯單元和虛設(shè)單元沿其布置的方向垂直。
[0016]虛設(shè)單元可以是填充件、填充電容器和備用單元中的一種。
[0017]根據(jù)示例性實施例的一方面，提供了一種制造半導體裝置的方法。所述方法包括:設(shè)置來自第一邏輯單元的導電線之中的與第二邏輯單元相鄰的第一導電線，第一導電線與來自第二邏輯單元的導電線之中的與第一邏輯單元相鄰的第二導電線分隔開第一參考距離;設(shè)置來自虛設(shè)單元的導電線之中的與第三邏輯單元相鄰的虛設(shè)線，虛設(shè)線與來自第三邏輯單元的導電線之中的與虛設(shè)單元相鄰的第三導電線分隔開第二參考距離。第二參考距離大于第一參考距離。
[0018]可以基于用于形成前導電線和后導電線的光刻工藝的分辨率來設(shè)定第一參考距離和第二參考距離。
[0019]可以利用不同的光掩模通過圖案化工藝形成第一導電線和第二導電線，可以利用相同的光掩模通過圖案化工藝形成虛設(shè)線和第三導電線。
[0020]虛設(shè)單元可以是來自填充件、填充電容器和備用單元之中的一種。
【附圖說明】
[0021]通過下面參照附圖的描述，以上和其他的對象和特征將變得明顯，其中，除非另外說明，否則在全部的各個附圖中，同樣的附圖標號指示同樣的部件，其中，
[0022]圖1是示出根據(jù)示例性實施例的用于設(shè)計半導體裝置的計算系統(tǒng)的框圖；
[0023]圖2是示出根據(jù)示例性實施例的用于設(shè)計并制造半導體裝置的方法的流程圖；
[0024]圖3是示出圖2中示出的操作S120的流程圖；
[0025]圖4至圖6是示出根據(jù)示例性實施例的用于描述布圖設(shè)計方法的布圖圖案的圖；
[0026]圖7A、圖8A、圖9A和圖1OA是示出根據(jù)示例性實施例的半導體裝置的制造工藝的平面圖；
[0027]圖7B、圖8B、圖9B和圖1OB是分別沿圖7A、圖8A、圖9A和圖1OA的線1-P截取的剖視圖；
[0028]圖7C、圖8C、圖9C和圖1OC是分別沿圖7A、圖8A、圖9A和圖1OA的線I1-1P截取的剖視圖；
[0029]圖7D、圖8D、圖9D和圖1OD是分別沿圖7A、圖8A、圖9A和圖1OA的線II1-1II'截取的剖視圖；
[0030]圖9E和圖1OE是分別沿圖9A和圖1OA的線IV-1V'截取的剖視圖；
[0031]圖11是示例性示出根據(jù)示例性實施例的通過設(shè)計半導體裝置的布局的方法制造的SSD的框圖。
【具體實施方式】
[0032]將理解的是，作為示例來提供上面總體的描述和下面詳細的描述，用于說明而不用于限制發(fā)明構(gòu)思的范圍?，F(xiàn)在將詳細地參照附圖中示出的示例性實施例。在可能的情況下，附圖和描述中使用相同的附圖標號以指示相同或相似的部件。
[0033]將理解地是，當元件被稱作“連接”或“結(jié)合”到另一元件或?qū)訒r，該元件可以直接連接或直接結(jié)合到所述另一元件，或者可以存在中間元件。相反，當元件被稱作“直接連接”或“直接結(jié)合”到另一元件時，不存在中間元件。如在這里使用的，術(shù)語“和/或”包括一個或多個相關(guān)所列項目的任意組合和所有組合。
[0034]盡管在這里可使用術(shù)語第一、第二等來描述各種元件、組件、區(qū)域、層和/或部分，但是應(yīng)該理解地是，這些元件、組件、區(qū)域、層和/或部分不應(yīng)受這些術(shù)語限制。這些術(shù)語僅用來將一個元件、組件、區(qū)域、層或部分與另一區(qū)域、層或部分區(qū)分開。因此，在不脫離發(fā)明構(gòu)思的教導的情況下，下面討論的第一元件、組件、區(qū)域、層或部分可以被命名為第二元件、組件、區(qū)域、層或部分。
[0035]為了易于描述，這里可使用諸如“在……之下”、“在……下方”、“下面的”、“在……
上方”和“上面的”等的空間相對術(shù)語來描述如圖中所示的一個元件或特征與另一個(或多個)元件或特征的關(guān)系。將理解的是，除了附圖中描繪的方位之外，空間相對術(shù)語還意在包含裝置在使用或操作中的不同方位。例如，如果附圖中的裝置被翻轉(zhuǎn)，則描述為在其它元件或特征“下方”或“之下”的元件或特征將隨后被定位為“在”其它元件或特征“上方”。
[0036]這里使用的術(shù)語僅是出于描述具體示例性實施例的目的而不意圖對示例性實施例進行限制。如這里使用的，除非上下文另外明確指明，否則單數(shù)形式“一個(種、者)”和“所述(該)”也意圖包括復數(shù)形式。如這里使用的，術(shù)語“和/或”和“……中的至少一者/種”包括一個或多個相關(guān)所列項的任意組合和所有組合。還將理解地是，當這里使用術(shù)語“包括”和/或“包含”及其變型時，說明存在所陳述的特征、整體、步驟、操作、元件和/或組件，但不排除存在或添加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組。
[0037]下面，將參照附圖描述示例性實施例，從而將示例性實施例詳細地描述至本領(lǐng)域的技術(shù)人員可以容易地實現(xiàn)發(fā)明構(gòu)思的范圍和精神的程度。
[0038]圖1是示出根據(jù)示例性實施例的用于設(shè)計半導體裝置的計算系統(tǒng)的框圖。參照圖1，計算系統(tǒng)100可以包括至少一個處理器110、工作存儲器120、輸入/輸出(I/O)裝置130和存儲裝置(存儲器)140。這里，計算系統(tǒng)100可以設(shè)置為根據(jù)示例性實施例的用于設(shè)計布圖的專用裝置。此外，計算系統(tǒng)100可以被構(gòu)造以驅(qū)動各種設(shè)計和驗證仿真程序。
[0039]處理器110可以執(zhí)行將在計算系統(tǒng)100中執(zhí)行的軟件(例如，應(yīng)用程序、操作系統(tǒng)
(OS)、裝置驅(qū)動器等)。處理器110可以執(zhí)行工作存儲器120中加載的0S(未示出)。處理器110可以執(zhí)行將基于操作系統(tǒng)驅(qū)動的各種應(yīng)用程序。例如，處理器110可以執(zhí)行在工作存儲器120中加載的布圖設(shè)計工具122。
[0040]OS或應(yīng)用程序可以加載在工作存儲器120中。當計算系統(tǒng)100啟動時，OS圖像(未示出)可以基于啟動順序加載到工作存儲器120上。OS可以支持計算系統(tǒng)100的全部的輸入/輸出操作。同樣地，由用戶選擇以提供基本服務(wù)的應(yīng)用程序可以加載在工作存儲器120中。此夕卜，根據(jù)示例性實施例的用于布圖設(shè)計的布圖設(shè)計工具122也可以從存儲裝置140加載到工作存儲器120。
[0041]布圖設(shè)計工具122可以包括用于改變與由設(shè)計規(guī)則限定的形狀和位置不同的具體布圖圖案的形狀和位置的偏置功能。此外，布圖設(shè)計工具122可以在改變的偏置數(shù)據(jù)條件下執(zhí)行設(shè)計規(guī)則檢查(DRC)。工作存儲器120可以包括易失性存儲器，例如，靜態(tài)隨機存取存儲器(SRAM)或動態(tài)隨機存取存儲器(DRAM)。然而，工作存儲器120可以包括但不限于非易失性存儲器，例如，相變隨機存取存儲器(PRAM)、磁阻式隨機存取存儲器(MRAM)、電阻式隨機存取存儲器(ReRAM)、鐵電隨機存取存儲器(FRAM)、閃存。
[0042]用于執(zhí)行關(guān)于設(shè)計的布圖數(shù)據(jù)的光學鄰近校正(OPC)的仿真工具124可以進一步加載在工作存儲器120中。
[0043]輸入/輸出裝置130可以包括能夠從設(shè)計者接收信息或向設(shè)計者提供信息的各種裝置，例如，鍵盤、鼠標和監(jiān)視器。例如，可以通過輸入/輸出裝置130顯示仿真工具124的處理過程和處理結(jié)果等。
[0044]存儲裝置140可以是計算系統(tǒng)100的存儲介質(zhì)。存儲裝置140可以存儲應(yīng)用程序、OS圖像和各種類型的數(shù)據(jù)。例如，存儲裝置140可以是固態(tài)硬盤(SSD)、嵌入式多媒體卡(eMMC)或者硬盤驅(qū)動器(HDD)。存儲裝置140可以包括NAND閃存?？蛇x擇地，存儲裝置140可以包括但不限于非易失性存儲器，例如，PRAM、MRAM、ReRAM、FRAM或NOR閃存。
[0045]圖2是示出根據(jù)示例性實施例的用于設(shè)計和制造半導體裝置的方法的流程圖。
[0046]在操作SllO中，可以利用圖1中示出的計算系統(tǒng)100來執(zhí)行關(guān)于半導體集成電路的高級設(shè)計。高級設(shè)計可以指用硬件描述語言(HDL)的高級語言來描述作為設(shè)計目標的集成電路。例如，可以使用諸如C語言的高級語言。利用高級設(shè)計設(shè)計的電路可以利用寄存器傳輸級(RTL)編碼具體地表達并且可以利用RTL仿真進行驗證。此外，由RTL編碼產(chǎn)生的代碼可以轉(zhuǎn)變?yōu)榫W(wǎng)表，網(wǎng)表可以合成到最高級的半導體裝置中?？梢酝ㄟ^仿真工具124來驗證合成的示意性電路，并且可以基于驗證結(jié)果執(zhí)行調(diào)整處理。
[0047]在操作S120中，可以執(zhí)行用于在硅基底上實現(xiàn)半導體集成電路的布局設(shè)計，所述布圖設(shè)計是邏輯上完成的。例如，可以基于在高級設(shè)計中合成的示意性電路或與之對應(yīng)的網(wǎng)表來執(zhí)行布圖設(shè)計。布圖設(shè)計可以包括基于指定的設(shè)計規(guī)則用于安置和連接從單元庫提供的各種標準單元的布線過程。在根據(jù)示例性實施例的布圖設(shè)計中，為了克服光刻工藝的分辨率的限制，對與相鄰的邏輯單元之間的邊界相鄰的導電圖案進行重新布置的步驟可以設(shè)置到布圖設(shè)計。此外，可以在導電圖案的重新布置之后，設(shè)置對用于形成邏輯單元之間的虛設(shè)單元的導電圖案進行布置的步驟。后面將詳細地對此進行描述。
[0048]用于將具體的門級的電路表達為布圖的單元庫可以被限定在布圖設(shè)計工具中。布圖可以是對構(gòu)成形成在硅基底上的晶體管和導電線的圖案的形狀或尺寸進行限定的程序。例如，為了在硅基底上實際地形成反相器電路，可以對布置在硅基底上的諸如P溝道金屬氧化物半導體(PMOS)、11溝道金屬氧化物半導體(匪OS)、N-WELL、柵電極和導電線的布圖圖案進行合理地布置。為了這個目的，首先，可以檢索并選擇已經(jīng)限定在單元庫中的反相器中的合適的反相器。此外，可以執(zhí)行選擇和布置的標準單元的布線。可以由布圖設(shè)計工具自動地或手動地執(zhí)行上述過程。
[0049]在布線之后，可以驗證布圖以確定是否有違反設(shè)計規(guī)則的部分。作為驗證操作的示例，可以是:設(shè)計規(guī)則檢查(DRC)，用于驗證布圖是否合適地設(shè)定以符合設(shè)計規(guī)則；電學規(guī)則檢查(ERC)，用于驗證布圖是否適當?shù)乇舜诉B接而沒有電斷開;布圖與示意圖對比(LVS，layout vs schematic)，用于辨別布圖是否與門級網(wǎng)表對應(yīng)。
[0050]在操作S130中，可以執(zhí)行光學鄰近校正(OPC)。可以利用光刻工藝在硅基底上實現(xiàn)通過布圖設(shè)計得到的布圖圖案。在此，OPC可以是用于校正光刻工藝中產(chǎn)生的失真現(xiàn)象的技術(shù)。即，可以通過OPC來校正失真現(xiàn)象或者工藝影響，其中，失真現(xiàn)象是例如其中執(zhí)行布圖的在利用圖案進行曝光期間，由于光的特性產(chǎn)生的折射。當執(zhí)行OPC時，可以精細地調(diào)整設(shè)計的布圖圖案的形狀和位置。
[0051]在操作S140中，可以基于通過OPC改變的布圖來制造光掩模。通常，可以利用描繪層圖案的方法使用涂覆在玻璃基底上的鉻薄膜來制造光掩模。
[0052]在操作S150中，可以利用制造的光掩模來制造半導體裝置。在利用光掩模的半導體裝置的制造工藝中，可以重復各種類型的曝光和蝕刻工藝。通過這樣的工藝，在布圖設(shè)計中形成的圖案可以順序地形成在硅基底上。
[0053 ]圖3是示出圖2中示出的操作S120的流程圖。圖4至圖6是示出根據(jù)示例性實施例的描述布圖設(shè)計方法的布圖圖案的圖。圖4至圖6示出用于對將通過相同蝕刻工藝形成的導電線的設(shè)置進行確定的交換工藝(swapping process)。
[0054]下面，在此定義的術(shù)語中，“導電圖案”可以指由布圖設(shè)計工具產(chǎn)生的“虛設(shè)導電線”，“導電線”可以指利用導電圖案通過光刻工藝形成的“實際的導電線”。
[0055]參照圖3和圖4，在操作S122中，可以隨機地布置用于形成第一邏輯單元LC1、第二邏輯單元LC2和第三邏輯單元LC3的導電圖案。通過布圖設(shè)計工具產(chǎn)生的導電圖案可以是初始布圖。例如，形成初始布圖的步驟可以包括布置下/上導電圖案和過孔圖案。詳細地，導電圖案可以包括前導電圖案和后導電圖案。
[0056]前導電圖案可以包括導電圖案肌1、112、113和肌4，后導電圖案可以包括導電圖案M21、M22、M23和M24。此夕卜，在布置前導電圖案Mil、M12、M13和M14和后導電圖案M21、M22、M23和M24之前，可以布置電源線PLl和PL2。例如，電源電壓可以提供到第一電源線PLl，接地電壓可以提供到第二電源線PL2。
[0057]前導電圖案M11、M12、M13和M14和后導電圖案M21、M22、M23和M24可以包括沿第一方向01和/或第二方向02延伸的線。形成前導電圖案[1、112、113和肌4的光刻工藝可以不同于形成后導電圖案M21、M22、M23和M24的光刻工藝。例如，可以通過第一光刻工藝形成前導電圖案Mil、M12、M13和M14。在執(zhí)行第一光刻工藝之后，可以通過第二光刻工藝形成后導電圖案M21、M22、M23和M24。在圖4中，利用相同的剖面線示出通過相同的光刻工藝形成的導電圖案。例如，利用向左傾斜的剖面線示出將通過第一光刻工藝形成的前導電圖案，利用向右傾斜的剖面線示出將通過第二光刻工藝形成的后導電圖案。
[0058]然而，通過布圖設(shè)計工具產(chǎn)生的初始布圖的導電圖案可能任意地布置而不考慮用于形成實際導電線的光刻工藝的分辨率。例如，在初始布圖中，導電圖案Ml I和導電圖案Ml2可以通過第一光刻工藝形成，但是因為第一導電圖案Mll與第二導電圖案M12之間的距離非常短，所以由于制造工藝的特性造成不可能通過第一光刻工藝一次性地形成半導體集成電路。為了解決這個問題，可以通過布圖設(shè)計工具執(zhí)行交換操作。
[0059]參照圖3、圖4和圖5，在操作S124中，可以執(zhí)行對前導電圖案和后導電圖案進行重新布置的操作?？梢詧?zhí)行該步驟以解決關(guān)于上述光刻工藝的分辨率的問題。
[0060]例如，可以重新布置前導電圖案和后導電圖案使得與彼此相鄰的兩個邏輯單元之間的邊界相鄰的導電圖案通過相互不同的光刻工藝來形成。當以構(gòu)成第二邏輯單元LC2的導電圖案M22、M12和M23為例時，導電圖案M12可以布置為通過第一光刻工藝形成，導電圖案M22和M23可以布置為通過第二光刻工藝形成。同樣地，參照構(gòu)成第三邏輯單元LC3的導電圖案M13、M14和M24，導電圖案M13和M14可以重新布置為通過第一光刻工藝形成，導電圖案M24可以重新布置為通過第二光刻工藝形成。
[0061]結(jié)果，可以通過相互不同的光刻工藝形成與彼此相鄰的兩個邏輯單元之間的邊界相鄰的導電圖案，從而解決由光刻工藝的分辨率產(chǎn)生的問題。例如，用于形成導電圖案Mll的光刻工藝可以不同于用于形成導電圖案M22的光刻工藝。
[0062]參照圖3、圖4和圖6，在操作S126中，可以布置構(gòu)成虛設(shè)單元DC的導電圖案M15、M16和M25。例如，虛設(shè)單元DC可以包括填充件、填充電容器和備用單元中的至少一種。填充件可以填充設(shè)計布圖的工藝中產(chǎn)生的空的空間。填充電容器可以為了穩(wěn)定的電源而設(shè)置在電源線PLl與PL2之間。備用單元可以是在布圖設(shè)計完成之后用于制備額外設(shè)計的單元。
[0063]根據(jù)示例性實施例，可以不執(zhí)行由于邏輯單元之間的虛設(shè)單元的插入造成的額外的交換操作。即，可以通過相同的光刻工藝形成與邏輯單元與虛設(shè)單元之間的邊界相鄰的兩個導電圖案。例如，在圖6中，可以通過相同的光刻工藝形成導電圖案M16和導電圖案M13。因為基于虛設(shè)單元DC的插入省略了關(guān)于導電圖案的額外交換操作，所以可以減少布圖設(shè)計時間。在通常的布圖設(shè)計工藝中，由于虛設(shè)單元DC的插入可以重新布置第三邏輯單元LC3的導電圖案。即，可以執(zhí)行額外的交換操作使得用于形成導電圖案M16的光刻工藝可以不同于用于形成導電圖案M13的光刻工藝。
[0064]然而，根據(jù)示例性實施例，插入的虛設(shè)單元的導電圖案可以與相鄰于虛設(shè)單元的邏輯單元的導電圖案分隔開參考距離或更大，而不執(zhí)行由于虛設(shè)單元的插入造成的額外的交換操作。在示例性實施例中，假設(shè)具有圖6中示出的導電圖案M15、M16和M25的虛設(shè)單元DC設(shè)置在第二邏輯單元LC2與第三邏輯單元LC3之間。
[0065]首先，來自彼此相鄰的且其間設(shè)置有虛設(shè)單元的第二邏輯單元LC2和第三邏輯單元LC3的導電圖案之中，與虛設(shè)單元DC相鄰的導電圖案M23和M13可以基于插入虛設(shè)單元DC之前執(zhí)行的交換操作而重新布置為通過不同的光刻工藝形成。此外，來自虛設(shè)單元DC的導電圖案之中的與第三邏輯單元LC3相鄰的虛設(shè)圖案M16可以與導電圖案M13分隔開第二參考距離s2或更大。例如，可以考慮到光刻工藝的分辨率來確定參考距離s2。此外，參考距離s2可以比與彼此相鄰的兩個邏輯單元(例如，LCl和LC2)之間的邊界相鄰的導電圖案(例如，Mll和M22)之間的距離Si大。例如，可以考慮到光刻工藝的分辨率來確定距離Si。
[0066]然而，可以不要求虛設(shè)圖案M15與導電圖案M23分隔開參考距離s2或更大，因為形成導電圖案M15的光刻工藝可以與形成導電圖案M23的光刻工藝不同。當設(shè)計布圖使得虛設(shè)圖案M15通過與導電圖案M23的光刻工藝相同的光刻工藝形成時，虛設(shè)圖案M15和導電圖案M23可以被布置為分隔開參考距離s2或更大。
[0067]如上所述，示例性實施例被示例化為在布圖設(shè)計中隨機地布置前導電圖案和后導電圖案之后，執(zhí)行關(guān)于邏輯單元的導電圖案的交換操作。然而，根據(jù)示例性實施例，當布置邏輯單元時，與邏輯單元之間的邊界相鄰的導電圖案可以布置為通過彼此不同的光刻工藝來形成，并且可以不執(zhí)行交換操作。
[0068]如上所述，示例性實施例可以基于虛設(shè)單元的插入而省略額外的交換操作，但是可以考慮到光刻工藝的分辨率來布置虛設(shè)單元的虛設(shè)圖案，從而能夠減少布圖設(shè)計時間。
[0069]以下，描述了根據(jù)示例性實施例的半導體裝置的制造方法。圖7A、圖8A、圖9A和圖1OA是示出根據(jù)示例性實施例的半導體裝置的制造工藝的平面圖。圖7B、圖8B、圖9B和圖1OB是分別沿圖7A、圖8A、圖9A和圖1OA的線1-1'截取的剖視圖。圖7C、圖8C、圖9C和圖1OC是分別沿圖7A、圖8A、圖9A和圖1OA的線I1-1P截取的剖視圖。圖7D、圖8D、圖9D和圖1OD是分別沿圖7A、圖8A、圖9A和圖1OA的線II1-1II'截取的剖視圖。圖9E和圖1OE是分別沿圖9A和圖1OA的線IV-1V'截取的剖視圖。
[0070]參照圖7A至圖7D，可以設(shè)置基底100。例如，基底100可以是硅基底、鍺基底或絕緣體上硅(SOI)基底?？梢栽诨?00的上部中形成有源圖案FN。可以形成填充有源圖案FN之間的空間的第一裝置隔離層ST1?？梢栽诨?00中形成用于限定P溝道金屬氧化物半導體場效應(yīng)晶體管(PM0SFET)區(qū)PR與η溝道金屬氧化物半導體場效應(yīng)晶體管(NM0SFET)區(qū)NR的第二裝置隔離層ST2?？梢酝ㄟ^淺槽隔離(STI)工藝形成第一裝置隔離層STl和第二裝置隔離層ST2。例如，第一裝置隔離層STl和第二裝置隔離層ST2可以包括氧化硅層。
[0071]第一裝置隔離層STl和第二裝置隔離層ST2中的每個可以具有沿與第三方向D3相反的方向的深度。第三方向D3可以是與基底100的頂表面垂直的方向。例如，第一裝置隔離層STl的深度可以比第二裝置隔離層ST2的深度淺。在此，形成第一裝置隔離層STl的工藝可以不同于形成第二裝置隔離層ST2的工藝。在示例性實施例中，第一裝置隔離層STl可以與第二裝置隔離層ST2同時地形成，第一裝置隔離層STl的深度可以基本等于第二裝置隔離層ST2的深度。
[0072]與有源圖案FN交叉且沿第一方向延伸的柵電極GP可以形成在有源圖案FN上。柵電極GP可以形成為在第二方向上彼此分隔開。柵極絕緣圖案GI可以形成在每個柵電極GP下方和每個柵電極GP的兩個側(cè)壁上。柵極間隔件GS可以形成在每個柵極絕緣圖案GI的兩個側(cè)壁上。此外，可以形成覆蓋每個柵電極GP的頂表面的覆蓋圖案CP。第一層間絕緣層110可以形成為覆蓋柵電極GP。
[0073]柵電極GP可以包括摻雜的半導體、金屬和導電金屬氮化物中的至少一種。柵極絕緣圖案GI可以包括氧化硅層和/或氮氧化硅層，并且可以包括介電常數(shù)比氧化硅層的介電常數(shù)大的高k介電層。覆蓋圖案CP和柵極間隔件GS中的每個可以包括氧化硅層、氮化硅層和氮氧化硅層中的至少一個。第一層間絕緣層110可以包括氧化硅層或氮氧化硅層。
[0074]源區(qū)/漏區(qū)SD可以形成在位于每個柵電極GP的相對的側(cè)面(S卩，雙側(cè)面)處的有源圖案FN上。源區(qū)/漏區(qū)SD可以是P型摻雜區(qū)或η型摻雜區(qū)。
[0075]源區(qū)/漏區(qū)SD可以包括通過選擇性外延生長(SEC)工藝形成的外延圖案。源區(qū)/漏區(qū)SD可以包括與基底100的半導體元素不同的半導體元素。例如，源區(qū)/漏區(qū)SD可以包括晶格常數(shù)比基底100的半導體元素的晶格常數(shù)大或小的半導體元素。源區(qū)/漏區(qū)SD可以包括與基底100中包括的半導體元素不同的半導體元素，從而將壓應(yīng)力或張應(yīng)力施加到源區(qū)/漏區(qū)SD之間的溝道區(qū)AF ο例如，當基底100是硅基底時，源區(qū)/漏區(qū)SD可以包括嵌入的硅鍺(SiGe)或鍺。在這種情況下，源區(qū)/漏區(qū)SD可以將壓應(yīng)力提供給溝道區(qū)AF。在示例性實施例中，當基底100是硅基底時，NM0SFET區(qū)NR的源區(qū)/漏區(qū)SD可以包括碳化硅(SiC)。在這種情況下，可以將張應(yīng)力施加到溝道區(qū)AF。結(jié)果，可以增大溝道區(qū)AF中產(chǎn)生的載流子的迀移率。
[0076]源極/漏極接觸件CA可以形成在柵電極GP之間。源極/漏極接觸件CA可以與源區(qū)/漏區(qū)SD直接接觸，并且可以電連接到源區(qū)/漏區(qū)SD。源極/漏極接觸件CA可以設(shè)置在第一層間絕緣層110中。至少一個源極/漏極接觸件CA可以連接到沿第一方向Dl平行布置的源區(qū)/漏區(qū)SD。
[0077]柵極接觸件CB可以形成在第一層間絕緣層110的上部中。每個柵極接觸件CB可以穿過覆蓋圖案CP，并且可以直接連接到柵電極GP。柵極接觸件CB的底表面可以比源極/漏極接觸件CA的底表面高。此外，柵極接觸件CB的底表面可以比源區(qū)/漏區(qū)SD的頂表面高。
[0078]參照圖8Α至圖8D，可以在第一層間絕緣層110上形成第二層間絕緣層120。此外，第一過孔Vl和第二過孔V2可以形成在第二層間絕緣層120中。第一過孔Vl和第二過孔V2可以電連接到柵極接觸件CB。第三層間絕緣層130可以形成在第二層間絕緣層120上。
[0079]可以利用第一光掩模通過第一光刻工藝來形成穿過第三層間絕緣層130的導電線孔ΜΗ13和ΜΗ16?？梢岳脜⒄請D4至圖6描述的包括導電圖案Μ13和虛設(shè)圖案Μ16的第一圖案化組來制造第一光掩模。在此，導電線孔ΜΗ13與ΜΗ16之間的距離可以等于或大于考慮到光刻工藝的分辨率而設(shè)定的參考距離s 2。
[0080]詳細地，形成導電線孔ΜΗ13和ΜΗ16的步驟可以包括:利用第一圖案化組制造第一光掩模;在第三層間絕緣層130上形成第一光刻圖案;利用第一光刻圖案作為蝕刻掩模對第三層間絕緣層130進行蝕刻以形成導電線孔MHl 3和MHl 6。
[0081 ] 參照圖9Α至圖9Ε，可以形成填充導電線孔MH13和MH16的掩模層ML。可以利用第二光掩模通過執(zhí)行第二光刻工藝形成穿過掩模層ML和第三層間絕緣層130的導電線孔ΜΗ25?？梢岳冒▍⒄請D4至圖6描述的導電圖案Μ25的第二圖案化組來制造第二光掩模。詳細地，導電線孔MH25的形成步驟可以包括:利用第二圖案化組制造第二光掩模;利用第二光掩模在掩模層ML上形成第二光刻圖案;利用第二光刻圖案作為蝕刻掩模對掩模層ML和第三層間絕緣層130進行蝕刻以形成導電線孔MH25。
[0082]參照圖1OA至圖1OE，可以去除掩模層ML。此外，導電材料可以填充導電線孔MH25、MH16和MH13以形成分別與圖6中示出的虛設(shè)圖案M25、M16和導電圖案M13對應(yīng)的導電線MI25、MI16和MI13。如圖1OB中所示，導電線MI16和MI13可以分別通過第二過孔V2和第一過孔Vl并且通過柵極接觸件CB來與柵電極GP電連接。如圖1OE中所示，導電線MI25可以通過過孔V3和源極/漏極接觸件CA來與源區(qū)或漏區(qū)電連接。然而，發(fā)明構(gòu)思不限于此。導電線MI16和MI13可以電連接到源區(qū)或漏區(qū)，導電線MI25可以電連接到柵電極。
[0083]基于根據(jù)示例性實施例的半導體裝置的制造方法，與彼此相鄰的邏輯單元之間的邊界相鄰的導電圖案可以通過彼此不同的光刻工藝形成。另一方面，與彼此相鄰的虛設(shè)單元和邏輯單元之間的邊界相鄰的導電圖案可以通過相同的光刻工藝形成，并且可以彼此分隔開考慮到光刻工藝的分辨率而設(shè)定的參考距離或更大?；谶@樣的制造方法，可以省略在布圖設(shè)計步驟中虛設(shè)單元的插入之后執(zhí)行的額外的交換步驟(即，導電圖案的重新布置)，從而減少布圖設(shè)計時間。
[0084]圖11是示例性地示出根據(jù)示例性實施例的通過用于設(shè)計半導體裝置的布圖的方法制造的SSD的框圖。參照圖11，SSD 1000可以包括控制器1100和多個非易失性存儲器(NVMH200?？刂破?100和非易失性存儲器1200可以包括根據(jù)上述布圖設(shè)計方法制造的半導體裝置。
[0085]控制器1100可以通過多個通道CHl至Chi (即，i是大于等于2的整數(shù))連接到非易失性存儲器1200。通過相同通道連接到控制器1100的非易失性存儲器1200可以以多棧芯片(mult1-stackchip)的形式設(shè)置。非易失性存儲器1200可以實現(xiàn)為選擇性地接收外部高電壓Vppx。此外，控制器1100可以包括至少一個處理器1110、糾錯電路(EEC) 1120、主機接口(主機I/F)1130、緩沖器1140和非易失性存儲器接口(NVMI/F)1150。
[0086]主機接口1130可以提供接口功能從而與外部裝置進行連接。例如，主機接口 1130可以是NAND閃存接口。此外，主機接口 1130可以通過各種接口來實現(xiàn)并且可以利用多個接口來實現(xiàn)。糾錯電路1120可以計算將要在寫入操作中被編程的數(shù)據(jù)的糾錯代碼的值，可以基于糾錯代碼的值糾正讀取操作中讀取的數(shù)據(jù)，可以糾正從非易失性存儲器1200恢復的數(shù)據(jù)的錯誤。雖然未示出，但是存儲用于操作控制器1100的代碼數(shù)據(jù)的代碼存儲器還可以包括在糾錯電路1120中。代碼存儲器可以用非易失性存儲器實現(xiàn)。緩沖器1140可以暫時存儲用于操作控制器1100的數(shù)據(jù)。緩沖器1140可以暫時存儲將要被編程到非易失性存儲器1200的數(shù)據(jù)，或者可以暫時地存儲從非易失性存儲器1200讀取的數(shù)據(jù)。非易失性存儲器接口1150可以在控制器1100和非易失性存儲器1200之間提供接口功能。
[0087]示例性實施例可以減少布圖設(shè)計時間，所述布圖設(shè)計時間在半導體裝置的布圖設(shè)計期間根據(jù)虛設(shè)單元的插入而增加。
[0088]本領(lǐng)域的普通技術(shù)人員將認識的是，在不脫離發(fā)明構(gòu)思的范圍和精神的情況下，可以做出在此描述的示例性實施例的各種改變和修改。對發(fā)明構(gòu)思進行的修改可以被包括在權(quán)利要求和等價物的范圍內(nèi)。
【主權(quán)項】
1.一種制造半導體裝置的方法，所述方法包括: 設(shè)置用于形成第一邏輯單元、第二邏輯單元、虛設(shè)單元和第三邏輯單元的前導電線和后導電線，第一邏輯單元和第二邏輯單元彼此相鄰，虛設(shè)單元和第三邏輯單元彼此相鄰，其中，來自第一邏輯單元的導電線之中的與第二邏輯單元相鄰的第一導電線與來自第二邏輯單元的導電線之中的與第一邏輯單元相鄰的第二導電線分隔開第一參考距離， 其中，來自虛設(shè)單元的導電線之中的與第三邏輯單元相鄰的虛設(shè)線與來自第三邏輯單元的導電線之中的與虛設(shè)單元相鄰的第三導電線分隔開第二參考距離，并且其中，第二參考距離大于第一參考距離。2.根據(jù)權(quán)利要求1所述的方法，其中，基于用于形成前導電線和后導電線的光刻工藝的分辨率來設(shè)定第一參考距離和第二參考距離。3.根據(jù)權(quán)利要求1所述的方法，其中，利用不同的光掩模通過圖案化工藝形成第一導電線和第二導電線， 其中，利用相同的光掩模通過圖案化工藝形成虛設(shè)線和第三導電線。4.根據(jù)權(quán)利要求3所述的方法，其中，利用不同的光掩模通過圖案化工藝形成第三導電線和來自第二邏輯單元的導電線之中的與虛設(shè)單元相鄰的第四導電線。5.根據(jù)權(quán)利要求1所述的方法，其中，第一導電線、第二導電線、第三導電線和虛設(shè)線的至少一部分沿第一方向布置，第一方向與第一邏輯單元、第二邏輯單元、第三邏輯單元和虛設(shè)單元沿其布置的方向垂直。6.根據(jù)權(quán)利要求5所述的方法，所述方法還包括: 在設(shè)置前導電線和后導電線之前，設(shè)置沿與第一方向垂直的第二方向布置的第一電源線和第二電源線。7.根據(jù)權(quán)利要求6所述的方法，其中，接地電壓提供到來自第一電源線和第二電源線之中的一條。8.根據(jù)權(quán)利要求1所述的方法，其中，虛設(shè)單元是來自填充件、填充電容器和備用單元之中的一種。9.根據(jù)權(quán)利要求1所述的方法，所述方法還包括: 在形成前導電線和后導電線之前， 在基底上形成有源圖案； 形成與有源圖案交叉的柵極圖案；以及 在位于柵極圖案的相對的側(cè)面處的有源圖案上形成源區(qū)和漏區(qū)， 其中，前導電線中的至少一條電連接到柵極圖案，后導電線中的至少一條電連接到柵極圖案， 其中，前導電線中的至少另一條線電連接到源區(qū)和漏區(qū)，后導電線中的至少另一條線電連接到源區(qū)和漏區(qū)。10.—種制造半導體裝置的方法，所述方法包括: 構(gòu)造布圖圖案；以及 在基底上形成與布圖圖案對應(yīng)的導電線， 其中，構(gòu)造布圖圖案的步驟包括: 為第一邏輯單元、第二邏輯單元和第三邏輯單元布置前導電圖案和后導電圖案； 重新布置前導電圖案和后導電圖案使得與來自于第一邏輯單元、第二邏輯單元和第三邏輯單元之中的兩個相鄰的邏輯單元之間的邊界相鄰的兩個導電圖案通過不同的光刻工藝形成；以及 為布置在第二邏輯單元與第三邏輯單元之間的虛設(shè)單元布置導電圖案， 其中，來自第一邏輯單元的導電圖案之中的與第二邏輯單元相鄰的第一導電圖案與來自第二邏輯單元的導電圖案之中的與第一邏輯單元相鄰的第二導電圖案分隔開第一參考距離， 其中，來自虛設(shè)單元的導電圖案之中的與第三邏輯單元相鄰的虛設(shè)圖案與來自第三邏輯單元的導電圖案之中的與虛設(shè)單元相鄰的第三導電圖案分隔開第二參考距離，并且 其中，第二參考距離大于第一參考距離。11.根據(jù)權(quán)利要求10所述的方法，其中，基于用于形成前導電圖案和后導電圖案的光刻工藝的分辨率來設(shè)定第一參考距離和第二參考距離。12.根據(jù)權(quán)利要求10所述的方法，其中，利用不同的光掩模通過圖案化工藝形成第一導電圖案和第二導電圖案， 其中，利用相同的光掩模通過圖案化工藝形成虛設(shè)圖案和第三導電圖案。13.根據(jù)權(quán)利要求12所述的方法，其中，利用不同的光掩模通過圖案化工藝形成第三導電圖案和來自第二邏輯單元的導電圖案之中的與虛設(shè)單元相鄰的第四導電圖案。14.根據(jù)權(quán)利要求10所述的方法，其中，第一導電圖案、第二導電圖案、第三導電圖案和虛設(shè)圖案中的至少兩個沿第一方向布置，第一方向與第一邏輯單元、第二邏輯單元、第三邏輯單元和虛設(shè)單元沿其布置的方向垂直。15.根據(jù)權(quán)利要求10所述的方法，其中，虛設(shè)單元是來自填充件、填充電容器和備用單元之中的一種。16.—種制造半導體裝置的方法，所述方法包括: 設(shè)置來自第一邏輯單元的導電線之中的與第二邏輯單元相鄰的第一導電線，第一導電線與來自第二邏輯單元的導電線之中的與第一邏輯單元相鄰的第二導電線分隔開第一參考距離；以及 設(shè)置來自虛設(shè)單元的導電線之中的與第三邏輯單元相鄰的虛設(shè)線，虛設(shè)線與來自第三邏輯單元的導電線之中的與虛設(shè)單元相鄰的第三導電線分隔開第二參考距離， 其中，第二參考距離大于第一參考距離。17.根據(jù)權(quán)利要求16所述的方法，其中，基于用于形成前導電線和后導電線的光刻工藝的分辨率來設(shè)定第一參考距離和第二參考距離。18.根據(jù)權(quán)利要求16所述的方法，其中，利用不同的光掩模通過圖案化工藝形成第一導電線和第二導電線， 其中，利用相同的光掩模通過圖案化工藝形成虛設(shè)線和第三導電線。19.根據(jù)權(quán)利要求16所述的方法，其中，虛設(shè)單元是來自填充件、填充電容器和備用單元之中的一種。
【文檔編號】G06F17/50GK106055725SQ201610203484
【公開日】2016年10月26日
【申請日】2016年4月1日 公開號201610203484.9, CN 106055725 A, CN 106055725A, CN 201610203484, CN-A-106055725, CN106055725 A, CN106055725A, CN201610203484, CN201610203484.9
【發(fā)明人】金夏永, 金珍泰, 徐在禹, 許東淵
【申請人】三星電子株式會社