一種快速響應(yīng)ahb訪問的容錯型sdram控制方法
【專利摘要】一種快速響應(yīng)AHB訪問的容錯型SDRAM控制方法，AHB總線接口負責(zé)鎖存總線信息并發(fā)出鎖存后的寫數(shù)據(jù)，如果當(dāng)前是全字寫操作，則數(shù)據(jù)發(fā)往多路復(fù)選器MUX1，如果是非全字訪問，則送入“讀?修改?寫”單元RMW，MUX1判斷當(dāng)前是否為全字寫，若是則將寫數(shù)據(jù)1直接送入移位寄存器鏈，否則將經(jīng)過RMW處理后的寫數(shù)據(jù)2送入移位寄存器鏈；MUX1輸出寫數(shù)據(jù)3送入寫請求移位寄存器鏈WR?SRC數(shù)據(jù)部分，同時送入編碼器中生成寫數(shù)據(jù)4并送入寫請求移位寄存器鏈WR?SRC校驗元部分；寫請求移位寄存器鏈WR?SRC數(shù)據(jù)部分暫存AHB總線寫訪問請求，提前應(yīng)答AHB總線以快速釋放，該方法兼顧高性能與高可靠性。
【專利說明】
一種快速響應(yīng)AHB訪問的容錯型SDRAM控制方法
技術(shù)領(lǐng)域
[0001 ]本發(fā)明屬于集成電路設(shè)計領(lǐng)域，具體涉及一種面向SoC控制芯片快速響應(yīng)AHB訪問的容錯型SDRAM控制方法。
【背景技術(shù)】
[0002]隨著微電子技術(shù)向超深亞微米領(lǐng)域的不斷推進，高速、低功耗、高密度的存儲芯片設(shè)計制造能力得到長足發(fā)展，這其中，相對于傳統(tǒng)的靜態(tài)存儲器，SDRAM存儲器以更高的集成密度、更高的時鐘頻率以及更低的制造成本，逐步成為服務(wù)器、桌面與手持嵌入式系統(tǒng)不可或缺的功能組件。因此，現(xiàn)今幾乎所有的嵌入式SoC控制芯片均集成了 SDRAM控制結(jié)構(gòu)，以求針對特定應(yīng)用發(fā)揮SDRAM的最大性能優(yōu)勢。
[0003]受此趨勢影響，航天及空間應(yīng)用領(lǐng)域也開始著手研究基于SDRAM存儲器的嵌入式電子系統(tǒng)的可行性。然而，在面向空間應(yīng)用領(lǐng)域，電子系統(tǒng)設(shè)計最大的風(fēng)險來自于空間惡劣輻照環(huán)境下高能質(zhì)子、中子和重離子等誘發(fā)的單粒子效應(yīng)。這些高能粒子一旦轟擊命中SDRAM器件的敏感區(qū)域，將使得電容電荷值發(fā)生變化，從而造成存儲值的改變。隨著當(dāng)前微電子工藝技術(shù)的不斷革新，SDRAM制造的工藝特征尺寸在進一步縮小，這將導(dǎo)致高能粒子轟擊SDRAM器件時可能發(fā)生更加嚴重的位翻轉(zhuǎn)現(xiàn)象。當(dāng)下，單粒子效應(yīng)不僅存在于空間特殊環(huán)境，也被發(fā)現(xiàn)于芯片制造和封裝等環(huán)節(jié)中，因此，SDRAM容錯控制不僅成為航天及空間應(yīng)用領(lǐng)域亟待解決的問題，也同樣受到對可靠性要求較高的高端服務(wù)器等領(lǐng)域的關(guān)注。
[0004]中國專利CN102609380A，名稱為“基于AXI總線的SDRAM控制器寫數(shù)據(jù)快速響應(yīng)方法”，即是針對AHB總線的升級版本AXI進行的兼容性設(shè)計，它利用了寫操作不需要精確性應(yīng)答的特點，在SDRAM控制器內(nèi)集成了寫緩存，用以隱藏SDRAM寫訪問的時序延遲，從而加快了AXI總線對于寫操作的訪問應(yīng)答。不過，該發(fā)明并未進一步挖掘AXI總線的讀操作存在的性能提升潛力，包括如何解決讀寫相關(guān)問題。中國專利CN103440215A，名稱為“基于FPGA實現(xiàn)主設(shè)備對SDRAM存儲器快速猝發(fā)訪問的方法及裝置”，它通過在控制器內(nèi)集成一個PCI總線協(xié)議管理單元，將主設(shè)備的訪問命令轉(zhuǎn)換到內(nèi)部局部總線，再通過高速同步處理單元同步到SDRAM的訪問時序上。這種時序轉(zhuǎn)換結(jié)構(gòu)適用于低速主設(shè)備的訪問，而對于現(xiàn)今高速的主機訪問，33/66MHZ的PCI時序已經(jīng)顯得捉襟見肘。中國專利CN102521175A，名稱是“一種SDRAM控制器及其工作方法”，它可以將不具備猝發(fā)讀寫的主設(shè)備訪問在控制器內(nèi)進行排列組合，轉(zhuǎn)換成猝發(fā)訪問激活SDRAM的性能優(yōu)勢。顯然，該發(fā)明進一步整合了讀操作和寫操作之間的空間連續(xù)性，但是，它并未說明如何解決前后相關(guān)地址之間的數(shù)據(jù)一致性，因此對于順序一致性的處理器模型而言并不適用。
[0005]隨著空間應(yīng)用領(lǐng)域的不斷拓展，已經(jīng)將具有錯誤容忍能力的SDRAM控制器提上研究日程，同時也要求盡量減少容錯所帶來的性能損失。對于這種設(shè)計需求，現(xiàn)階段乃至今后一段時間內(nèi)在軍用以及高端民用市場無疑將是研究的重要問題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于針對上述現(xiàn)有技術(shù)中的問題，提供一種快速響應(yīng)AHB訪問的容錯型SDRAM控制方法，應(yīng)對目前航天與空間應(yīng)用以及對可靠性要求苛刻的商用處理器中單粒子效應(yīng)對SDRAM存儲器造成的軟錯誤，不僅能夠?qū)DRAM存儲器的軟錯誤進行錯誤糾正和處理，同時也能最大限度降低錯誤應(yīng)對過程中寄生的性能損失，兼顧高性能與高可靠。
[0007]為了實現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案包括以下步驟:
[0008]I)當(dāng)AHB總線發(fā)起一次寫訪問，AHB總線接口負責(zé)鎖存總線信息并發(fā)出鎖存后的寫數(shù)據(jù)，記為寫數(shù)據(jù)I，如果當(dāng)前是全字寫操作，則寫數(shù)據(jù)I發(fā)往多路復(fù)選器MUXl，如果是非全字訪問，則送入“讀-修改-寫”單元RMW;2)多路復(fù)選器MUXl單元判斷當(dāng)前是否為全字寫，如果是則將寫數(shù)據(jù)I直接送入移位寄存器鏈，否則將經(jīng)過RMW處理后的寫數(shù)據(jù)2送入移位寄存器鏈;3)對于多路復(fù)選器MUXI輸出的寫數(shù)據(jù)3，一方面送入寫請求移位寄存器鏈WR-SRC的數(shù)據(jù)部分，同時送入編碼器中，采用對應(yīng)的編碼算法生成寫數(shù)據(jù)4校驗元，并將寫數(shù)據(jù)4送入寫請求移位寄存器鏈WR-SRC的校驗元部分;4)寫請求移位寄存器鏈WR-SRC的數(shù)據(jù)部分暫存AHB總線的寫訪問請求，在SDRAM真正完成寫入前提前應(yīng)答AHB總線，通過快速釋放AHB總線加快處理器的后繼訪問。
[0009]寫請求移位寄存器鏈WR-SRC的移位輸出端產(chǎn)生寫數(shù)據(jù)5插入到糾錯數(shù)據(jù)移位寄存器鏈DC-SRC中再共同進入存儲接口。
[0010]寫訪問發(fā)出的寫數(shù)據(jù)5與讀請求產(chǎn)生的糾錯數(shù)據(jù)2之間通過多路復(fù)選器MUX2進行切換，并將選擇出的數(shù)據(jù)送入存儲接口進行時序轉(zhuǎn)換。
[0011]存儲接口將多路復(fù)選器MUX2送入的信息分離成數(shù)據(jù)內(nèi)容寫數(shù)據(jù)6和校驗元內(nèi)容校驗元I，寫數(shù)據(jù)6送入數(shù)據(jù)存儲器Data SDRAM，校驗元I送入校驗元存儲器ECC SDRAM。
[0012]對AHB總線發(fā)起的非全字寫訪問以及讀訪問，數(shù)據(jù)存儲器DataSDRAM和校驗元存儲器ECC SDRAM首先將存儲的讀數(shù)據(jù)I和讀校驗元返回至解碼模塊，由解碼模塊對數(shù)據(jù)的正確性進行判斷;對于非全字寫訪問，解碼模塊將修正后的讀數(shù)據(jù)3送入RMW，在RMW模塊中與寫數(shù)據(jù)2拼接;對于正常的AHB總線讀訪問，解碼模塊如果解碼正確，則直接將校驗后的讀數(shù)據(jù)3返回AHB總線接口，如果解碼出現(xiàn)可糾錯誤，解碼模塊將修正后的糾錯數(shù)據(jù)I和糾錯校驗元I分別送入糾錯數(shù)據(jù)移位寄存器鏈DC-SRC的數(shù)據(jù)部分和糾錯數(shù)據(jù)移位寄存器鏈DC-SRC的校驗元部分中，將猝發(fā)返回需要糾錯的數(shù)據(jù)按序進行緩存。
[0013]通過時序控制狀態(tài)機觀察整個控制邏輯接收AHB總線的訪問情況以及SDRAM存儲器的時序情況，時序控制狀態(tài)機生成控制信號1、控制信號2以及控制信號3分別作用于AHB總線接口模塊、移位寄存器鏈和存儲接口，使它們按照規(guī)定的時序進行狀態(tài)迀移，時序控制狀態(tài)機生成的使能信號1、使能信號2和使能信號3，則用于控制RMW單元、編碼解碼模塊、數(shù)據(jù)存儲器Data SDRAM以及校驗元存儲器ECC SDRAM的開關(guān)。
[0014]與現(xiàn)有技術(shù)相比，本發(fā)明具有如下的有益效果:I)本發(fā)明所設(shè)計的容錯控制方法，并不依賴于特定的校驗算法，僅將校驗算法映射于獨立的編碼和解碼模塊，能夠使得本發(fā)明具有較強的通用性;2)本發(fā)明在完成錯誤的糾錯與檢錯的同時，考慮了降低預(yù)防容錯結(jié)構(gòu)對于訪問延時的影響，增加了寫數(shù)據(jù)移位寄存器鏈和糾錯數(shù)據(jù)寄存器鏈，能夠?qū)⒓m錯數(shù)據(jù)的回寫?yīng)毩⒂贏HB總線的訪問，降低了對微處理器性能的干擾;3)本發(fā)明對接的對象分別是標(biāo)準(zhǔn)的片內(nèi)AHB總線和SDR SDRAM存儲器，因此整個控制接口具有較強的普適性，能夠作為一個獨立的IP集成于任何一款以AHB總線為架構(gòu)的SoC。
【附圖說明】
[0015]圖1本發(fā)明快速響應(yīng)AHB訪問的容錯型SDRAM控制結(jié)構(gòu)示意圖；
[0016]圖2本發(fā)明移位寄存器鏈的結(jié)構(gòu)示意圖；
[0017]圖3本發(fā)明控制結(jié)構(gòu)的時序效果圖。
【具體實施方式】
[0018]下面結(jié)合附圖對本發(fā)明做進一步的詳細說明。
[0019]參見圖1，本發(fā)明的控制結(jié)構(gòu)對內(nèi)連接于SoC的AHB片內(nèi)總線之上，通過標(biāo)準(zhǔn)的AHB總線接口接收來自微處理器的訪存指令，對外連接的是符合JEDEC標(biāo)準(zhǔn)的SDR SDRAM存儲器，鑒于容錯的需求，最通用的容錯方式是采用糾錯碼機制，即通過給數(shù)據(jù)增加冗余編碼，從而達到對整個數(shù)據(jù)字的錯誤狀態(tài)進行檢測并進行有限度的錯誤恢復(fù)，因此，采用糾錯碼就必須在既有數(shù)據(jù)存儲器的基礎(chǔ)上，再額外增加一塊校驗元存儲器，該校驗元存儲器的深度與數(shù)據(jù)存儲器的深度一致，而寬度則根據(jù)校驗算法的精度而定。
[0020]本發(fā)明重點論述基于校驗算法機制下的硬件控制結(jié)構(gòu)，由于校驗算法的任務(wù)均在于編碼與解碼，即影響的是數(shù)據(jù)通路，并不影響本發(fā)明所提及的控制結(jié)構(gòu)，因此，本發(fā)明所論述的結(jié)構(gòu)不強調(diào)任一特定的校驗算法，所以該發(fā)明具有較強的通用性。
[0021]本發(fā)明對于核心的控制結(jié)構(gòu)，主要功能是處理來自AHB總線的讀訪問和寫訪問命令。對于寫訪問，分為寫全字和非全字兩種情況，寫全字直接依靠編碼器生成對應(yīng)的校驗元，對于非全字則因為校驗算法是對整字而言，所以必須依靠“讀-修改-寫”機制，將原始字讀出，然后拼接新的數(shù)據(jù)部分后再編碼生成新的校驗元。對于讀訪問，則將讀出的數(shù)據(jù)字和對應(yīng)的校驗元送入解碼器進行校驗，如果出現(xiàn)在校驗算法可糾能力內(nèi)的錯誤，則對錯誤進行修復(fù)后重新寫入SDRAM存儲器，如果出現(xiàn)校驗算法無法糾正的錯誤，則向處理器報告錯誤。
[0022]上述內(nèi)容為本發(fā)明所提SDRAM控制器的容錯機理，然而，如果單純的實現(xiàn)該邏輯則會產(chǎn)生較大的訪問延遲。這是因為，相對于普通的SDRAM存儲器訪問，讀訪問和寫訪問分別增加了解碼過程和編碼過程，如果出現(xiàn)可糾錯誤，還需要進行反向回寫，這些都將使得容錯型SDRAM控制器響應(yīng)AHB訪問的應(yīng)答時間大大增加。為此，本發(fā)明同時提出一種能夠最大限度隱藏糾錯延遲的方法，即通過內(nèi)嵌一套數(shù)據(jù)移位寄存器鏈，在保證AHB總線順序訪問正確應(yīng)答的前提下，降低對AHB總線的通信阻塞。
[0023]圖1詳細描述了SDRAM控制器的工作原理:當(dāng)AHB發(fā)起一次寫訪問，AHB接口負責(zé)鎖存總線信息并發(fā)出鎖存后的寫數(shù)據(jù)，記為寫數(shù)據(jù)1，如果當(dāng)前是全字寫操作，則寫數(shù)據(jù)I發(fā)往多路復(fù)選器MUXl，如果是非全字訪問，則送入“讀-修改-寫”單元RMW^UXl單元根據(jù)當(dāng)前是否為全字寫，如果是則將寫數(shù)據(jù)I直接送入移位寄存器鏈，否則將經(jīng)過RMff處理后的寫數(shù)據(jù)2送入移位寄存器鏈。對于MUXl輸出的寫數(shù)據(jù)3，一方面需要送入移位寄存器鏈的寫請求移位寄存器鏈的WR-SRC數(shù)據(jù)部分，同時還要送入編碼器中，采用對應(yīng)的編碼算法生成校驗元寫數(shù)據(jù)4，并將寫數(shù)據(jù)4送入移位寄存器鏈的寫請求移位寄存器鏈的WR-SRC校驗元部分。WR-SRC的作用是暫存AHB總線的寫訪問請求，在SDRAM存儲器真正完成寫入前提前應(yīng)答總線，通過快速釋放AHB從而加快處理器的后繼訪問。
[0024]一般而言，WR-SRC的移位輸出端產(chǎn)生的寫數(shù)據(jù)5將直接進入存儲接口，按照SDRAM的時序組織數(shù)據(jù)讀寫。然而，考慮到如果先前有讀數(shù)據(jù)因為糾錯寫回而提前進入數(shù)據(jù)糾錯移位寄存器鏈DC-SRC中，為了保證訪問的順序性，寫數(shù)據(jù)5必須插入到DC-SRC寄存器鏈中，即先保證糾錯數(shù)據(jù)與寫數(shù)據(jù)的先后執(zhí)行順序。多路復(fù)選器MUX2的作用就是在寫訪問發(fā)出的寫數(shù)據(jù)5以及讀請求產(chǎn)生的糾錯數(shù)據(jù)2之間進行切換，并將選擇出的數(shù)據(jù)送入存儲接口進行時序轉(zhuǎn)換。存儲接口將MUX2送入的信息分離成數(shù)據(jù)內(nèi)容寫數(shù)據(jù)6和校驗元內(nèi)容校驗元I，寫數(shù)據(jù)6送入數(shù)據(jù)存儲器Data SDRAM，而校驗元I送入校驗元存儲器ECC SDRAM。
[0025]對于AHB發(fā)起的非全字寫訪問以及讀訪問，Data SDRAM和ECC SDRAM首先將存儲的讀數(shù)據(jù)I和讀校驗元返回至解碼模塊，由解碼模塊對數(shù)據(jù)的正確性進行判斷。對于非全字寫訪問，解碼模塊將修正后的讀數(shù)據(jù)3送入RMW，它將在RMff模塊中與寫數(shù)據(jù)2拼接。對于正常的AHB讀訪問，解碼模塊如果解碼正確，則直接將校驗后的讀數(shù)據(jù)3返回AHB接口，如果解碼出現(xiàn)可糾錯誤，那么解碼模塊將修正后的糾錯數(shù)據(jù)I和糾錯校驗元I分別送入DC-SRC數(shù)據(jù)和DC-SRC校驗元兩個移位寄存器鏈中。DC-SRC的作用與WR-SRC類似，將猝發(fā)返回需要糾錯的數(shù)據(jù)按序進行緩存，保證無縫銜接以降低出現(xiàn)時序空窗期的可能。
[0026]在控制器一側(cè)還有時序控制狀態(tài)機，時序控制狀態(tài)機通過觀察整個控制邏輯接收AHB總線的訪問情況以及SDRAM存儲器的時序特點，控制上述功能部件在適當(dāng)?shù)臅r機開始動作。時序控制狀態(tài)機生成的控制1、控制2、控制3信號分別作用于AHB接口模塊、移位寄存器鏈和存儲接口，使它們按照規(guī)定的時序進行狀態(tài)迀移，生成的使能1、使能2和使能3信號，則用于控制RMff模塊、編碼解碼模塊和Data SDRAM以及ECC SDRAM的開關(guān)。
[0027]參見圖2，移位寄存器鏈主要包括了寫請求移位寄存器鏈WR-SRC和糾錯數(shù)據(jù)移位寄存器鏈DC-SRC。對于WR-SRC主要由三級個寄存器和三級MUX構(gòu)成，第一級寄存器輸入的是寫請求數(shù)據(jù)，輸出端連接置MUX的‘I’端，而每一級MUX的輸出端作為后一級寄存器的輸入端，同時MUX的‘ O ’端均接寫請求數(shù)據(jù)，MUX受控于寫請求移位控制信號。這樣，寫請求控制信號將控制WR-SRC的各級寄存器接收的是AHB發(fā)出的寫請求數(shù)據(jù)或是前一級寄存器的延遲鎖存數(shù)據(jù)，這種結(jié)構(gòu)將能夠保證AHB總線上的連續(xù)寫請求能夠前后無縫的插入到WR-SRC中，從而保證SDRAM接收到的寫請求是連續(xù)的。這里注意，第三級寄存器的輸出端同時可以發(fā)送到DC-SRC，這是為了保證寫請求數(shù)據(jù)同時能夠與之前的糾錯數(shù)據(jù)保持無縫銜接，這就需要依靠圖2中陰影部分的WR-SRC/DC-SRC選擇陣列的控制。該選擇陣列由4個MUX構(gòu)成，它們的‘O，端均連接WR-SRC第三級寄存器的輸出端，而‘ I’端則統(tǒng)一連接至糾錯數(shù)據(jù)，這些MUX在錯誤計數(shù)器的控制下，決定WR-SRC第三級寄存器輸出數(shù)據(jù)需要插入到哪一級DC-SRC中。DC-SRC由四級寄存器和四個MUX構(gòu)成，其中每二、三、四級MUX的‘ O ’端連接WR-SRC/DC-SRC選擇陣列中對應(yīng)的MUX輸出端，而‘ I’端則連接前一級寄存器的輸出端，只有第一級MUX連接糾錯數(shù)據(jù)。這樣，通過三種不同的MUX，可以保證AHB上連續(xù)的寫請求對SDRAM產(chǎn)生猝發(fā)寫，也可以保證猝發(fā)讀數(shù)據(jù)中任意位置的可糾數(shù)據(jù)對SDRAM產(chǎn)生猝發(fā)寫，同時保證了讀數(shù)據(jù)中的可糾數(shù)據(jù)與后繼的寫請求數(shù)據(jù)對SDRAM產(chǎn)生猝發(fā)寫。最后，WR-SRC的最后一級寄存器和DC-SRC最后一級寄存器的輸出端送入鎖存輸出寄存器之前的MUX進行選擇，并由鎖存輸出寄存器送至SDRAM的寫端口。
[0028]參見圖3，本發(fā)明控制結(jié)構(gòu)所呈現(xiàn)出的時序效果圖中輔助以兩條移位寄存器鏈予以說明。該時序圖共包括從TO到T14共15個時鐘周期，在TO時刻，AHB總線上發(fā)出的傳輸類型為nonseq讀，在Tl?T7時刻為nonseq寫，T8時刻為seq連續(xù)第二次寫，其后周期則是空閑的idle態(tài)。對于TO時刻的nonseq讀，控制結(jié)構(gòu)在TI時刻立即發(fā)出命令row，表示激活對應(yīng)的SDRAM行，同時遵守相應(yīng)的時序延遲，在T4時刻發(fā)出對應(yīng)的SDRAM列命令col，此后，經(jīng)過SDRAM的CL延遲，SDRAM將猝發(fā)放出Dl?D4四個連續(xù)讀數(shù)據(jù)。在本示例中，Dl和D2兩個讀數(shù)據(jù)被檢測出存在可糾錯誤，那么立即激活糾錯數(shù)據(jù)移位寄存器鏈，通過四級寄存器的傳遞，使得糾錯數(shù)據(jù)從Tll時刻到T12時刻連續(xù)寫回。同時，為了隱藏該寫回過程對于AHB的影響，該控制器允許AHB在T7和T8時刻的兩個連續(xù)寫傳輸?shù)玫巾憫?yīng)，為了能夠?qū)⑦@兩次寫傳輸與Dl和D2的回寫過程緊湊排列，需要啟用寫請求移位寄存器鏈，并將該三級寄存器的輸出端插入到糾錯數(shù)據(jù)移位寄存器鏈中第二、三級寄存器之間，這樣兩條寄存器鏈并行進行移位，恰好能夠保證自Tll至T14形成四次連續(xù)的寫操作，對應(yīng)于圖中發(fā)出四次列命令col和四個寫數(shù)據(jù)01，02，11，￥2。
[0029]本發(fā)明已經(jīng)應(yīng)用于一款兼容SPARC V8結(jié)構(gòu)處理器的SoC中，該SoC使用了本發(fā)明快速響應(yīng)AHB訪問的容錯型SDRAM控制方法，不僅能夠有效應(yīng)對單粒子效應(yīng)對SDRAM造成的軟錯誤，同時將容錯過程對于AHB的訪問延遲降低至最小限度。該控制結(jié)構(gòu)對接接口均為標(biāo)準(zhǔn)化接口，具有較高的可移植性。該SoC芯片已完成流片，所述電路結(jié)構(gòu)功能正常。
【主權(quán)項】
1.一種快速響應(yīng)AHB訪問的容錯型SDRAM控制方法，其特征在于，包括以下步驟:I)當(dāng)AHB總線發(fā)起一次寫訪問，AHB總線接口負責(zé)鎖存總線信息并發(fā)出鎖存后的寫數(shù)據(jù)，記為寫數(shù)據(jù)I，如果當(dāng)前是全字寫操作，則寫數(shù)據(jù)I發(fā)往多路復(fù)選器MUXl，如果是非全字訪問，則送入“讀-修改-寫”單元RMW;2)多路復(fù)選器MUXl單元判斷當(dāng)前是否為全字寫，如果是則將寫數(shù)據(jù)I直接送入移位寄存器鏈，否則將經(jīng)過RMff處理后的寫數(shù)據(jù)2送入移位寄存器鏈;3)對于多路復(fù)選器MUXl輸出的寫數(shù)據(jù)3，一方面送入寫請求移位寄存器鏈WR-SRC的數(shù)據(jù)部分，同時送入編碼器中，采用對應(yīng)的編碼算法生成寫數(shù)據(jù)4校驗元，并將寫數(shù)據(jù)4送入寫請求移位寄存器鏈WR-SRC的校驗元部分;4)寫請求移位寄存器鏈WR-SRC的數(shù)據(jù)部分暫存AHB總線的寫訪問請求，在SDRAM真正完成寫入前提前應(yīng)答AHB總線，通過快速釋放AHB總線加快處理器的后繼訪問。2.根據(jù)權(quán)利要求1所述快速響應(yīng)AHB訪問的容錯型SDRAM控制方法，其特征在于:寫請求移位寄存器鏈WR-SRC的移位輸出端產(chǎn)生寫數(shù)據(jù)5插入到糾錯數(shù)據(jù)移位寄存器鏈DC-SRC中再共同進入存儲接口。3.根據(jù)權(quán)利要求2所述快速響應(yīng)AHB訪問的容錯型SDRAM控制方法，其特征在于:寫訪問發(fā)出的寫數(shù)據(jù)5與讀請求產(chǎn)生的糾錯數(shù)據(jù)2之間通過多路復(fù)選器MUX2進行切換，并將選擇出的數(shù)據(jù)送入存儲接口進行時序轉(zhuǎn)換。4.根據(jù)權(quán)利要求3所述快速響應(yīng)AHB訪問的容錯型SDRAM控制方法，其特征在于:存儲接口將多路復(fù)選器MUX2送入的信息分離成數(shù)據(jù)內(nèi)容寫數(shù)據(jù)6和校驗元內(nèi)容校驗元I，寫數(shù)據(jù)6送入數(shù)據(jù)存儲器Data SDRAM，校驗元I送入校驗元存儲器ECC SDRAM。5.根據(jù)權(quán)利要求4所述快速響應(yīng)AHB訪問的容錯型SDRAM控制方法，其特征在于:對AHB總線發(fā)起的非全字寫訪問以及讀訪問，數(shù)據(jù)存儲器Data SDRAM和校驗元存儲器ECC SDRAM首先將存儲的讀數(shù)據(jù)I和讀校驗元返回至解碼模塊，由解碼模塊對數(shù)據(jù)的正確性進行判斷；對于非全字寫訪問，解碼模塊將修正后的讀數(shù)據(jù)3送入RMW，在RMff模塊中與寫數(shù)據(jù)2拼接;對于正常的AHB總線讀訪問，解碼模塊如果解碼正確，則直接將校驗后的讀數(shù)據(jù)3返回AHB總線接口，如果解碼出現(xiàn)可糾錯誤，解碼模塊將修正后的糾錯數(shù)據(jù)I和糾錯校驗元I分別送入糾錯數(shù)據(jù)移位寄存器鏈DC-SRC的數(shù)據(jù)部分和糾錯數(shù)據(jù)移位寄存器鏈DC-SRC的校驗元部分中，將猝發(fā)返回需要糾錯的數(shù)據(jù)按序進行緩存。6.根據(jù)權(quán)利要求4或5所述快速響應(yīng)AHB訪問的容錯型SDRAM控制方法，其特征在于:通過時序控制狀態(tài)機觀察整個控制邏輯接收AHB總線的訪問情況以及SDRAM存儲器的時序情況，時序控制狀態(tài)機生成控制信號1、控制信號2以及控制信號3分別作用于AHB總線接口模塊、移位寄存器鏈和存儲接口，使它們按照規(guī)定的時序進行狀態(tài)迀移，時序控制狀態(tài)機生成的使能信號1、使能信號2和使能信號3，則用于控制RMW單元、編碼解碼模塊、數(shù)據(jù)存儲器Data SDRAM以及校驗元存儲器ECC SDRAM的開關(guān)。
【文檔編號】G06F11/10GK106095611SQ201610445855
【公開日】2016年11月9日
【申請日】2016年6月20日
【發(fā)明人】婁冕, 裴茹霞, 張洵穎, 張娟, 張麗娜, 崔媛媛
【申請人】中國航天科技集團公司第九研究院第七七研究所, 中國航天科技集團公司第九研究院第七七一研究所