性能驗證裝置、具有性能驗證裝置的系統(tǒng)以及方法
【專利摘要】本發(fā)明提供性能驗證裝置、具有性能驗證裝置的系統(tǒng)以及用于生成分配給多個核心的控制器程序的方法。該方法包括創(chuàng)建多核處理器的程序的步驟。創(chuàng)建的步驟包括生成控制模型的步驟、進行仿真的步驟、插入被分配了PE的塊的步驟、生成多核代碼的步驟、執(zhí)行多核聯(lián)合仿真的步驟、和判斷在控制周期時間內(nèi)是否完成了運算的步驟。
【專利說明】
性能驗證裝置、具有性能驗證裝置的系統(tǒng)以及方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種對程序的性能進行驗證的技術(shù)，特別是涉及一種對在多核處理器上執(zhí)行的程序的性能進行驗證的技術(shù)。【背景技術(shù)】
[0002]在汽車控制、信號處理等中利用的MBD(Model Based Design，基于模型的設(shè)計)工具能夠用于從上位的設(shè)計階段到下位的EQJ(Electronic Control Unit，電子控制單元)安裝階段，為了測試控制算法而從上位起依次使用MIL(Model In the Loop，模型在環(huán))仿真、 SIL(Software In the Loop，軟件在環(huán))仿真。而且，在由微型計算機批量產(chǎn)生的代碼的測試中，有被稱為PIL(Processor In the Loop，處理器在環(huán))仿真的仿真環(huán)境，在使用了MBD (Model Based Design)工具的PIL仿真環(huán)境下，對為了用于單核處理器而生成的程序代碼進行功能驗證。例如，專利文獻1(JP特開2003-173256號公報)和專利文獻2(JP特開2011-154521號公報)披露了使用基于模型的開發(fā)手法來生成程序代碼的方法和進行性能預測的系統(tǒng)。
[0003]在PIL仿真環(huán)境中，能夠使以數(shù)學式的形式來表達控制對象或控制器的動作的 Simul ink(仿真與鏈接)模型與微型計算機或微型計算機仿真器連接起來進行仿真。例如， 瑞薩電子公司的用于與Simulink模型的聯(lián)合仿真的嵌入式工具鏈“ECPILS(注冊商標)”、賽普拉斯(Spans1n Innovates)公司的“S0FTUNE(注冊商標)”等是PIL仿真環(huán)境的產(chǎn)品例。
[0004]在ECPILS下，經(jīng)由模擬器(611111131:01')的微型計算機評估板與由1&11:11￥〇48公司提供的在PC (Personal Computer，個人電腦)上運行的MATLAB/Simul ink模型仿真環(huán)境通信， 來實現(xiàn)PIL仿真。另外，取代微型計算機評估板，還能夠利用在PC上運行的微型計算機仿真器與上述的模型仿真環(huán)境通信，來進行聯(lián)合仿真。
[0005] S卩，在PIL仿真環(huán)境中，能夠利用微型計算機或者微型計算機仿真器執(zhí)行由控制器 (被稱為contro 11 er)的模型自動生成的C源代碼，通過仿真來驗證被稱為受控對象(p lant) 的控制對象物的模型的動作是否能夠遵照設(shè)計者的意圖來控制。
[0006]近年來，在汽車控制等方面，因嚴格的節(jié)能油耗標準和限制尾氣排放的標準被強化等控制的高度化而導致運算量也大幅度地增加。因此，在發(fā)動機室等高溫工作環(huán)境下也期待有高運算處理能力，另一方面，在高溫環(huán)境中的微型計算機的工作頻率卻沒有那么大的提高空間。由于微型計算機搭載于車輛上，所以功耗越小則電源供給越少，這是所期待的，而且由于若削減部件數(shù)量則能夠抑制車輛重量的增加，所以還能夠有助于改善油耗。因此，需要使用多核微型計算機來用于對控制處理進行控制的開發(fā)環(huán)境，其中，多核微型計算機具有可實現(xiàn)的工作頻率并且搭載了多個低功耗的CPU(Central Processing Unit，中央處理器)核心。
[0007]在作為基本的控制方式之一的反饋控制或者閉環(huán)控制中，向控制器輸入來自傳感器的值和目標值，并向執(zhí)行器輸出控制值來控制對象。
[0008]閉環(huán)控制也被廣泛地使用在汽車控制領(lǐng)域。特別是，在例如發(fā)動機控制等系統(tǒng)以幾十微秒?幾毫秒這樣非常短的控制周期為基礎(chǔ)而設(shè)計的系統(tǒng)中，必須以使控制器不超過為了滿足各種標準而設(shè)計的控制周期時間地決定操作量，并將決定出的操作量輸出至執(zhí)行器的方式，來創(chuàng)建該控制器的程序。因此，在利用多核微型計算機來實現(xiàn)汽車控制的情況下，需要取得包含因多核所特有的現(xiàn)象、例如核心間的通信開銷、數(shù)據(jù)總線上的沖突導致的延遲等在內(nèi)的準確的執(zhí)行時間。
[0009]在專利文獻1?2中披露的現(xiàn)有技術(shù)是在使用單核處理器的情況下的基于模型的開發(fā)技術(shù)。另一方面，在專利文獻3(JP特開2014-102734號公報)中披露的現(xiàn)有技術(shù)是如下的技術(shù):針對構(gòu)成控制器的程序的多個任務(wù)(task)，利用單核執(zhí)行各任務(wù)并計算執(zhí)行時間， 估算將各任務(wù)分配給多核中的哪一個核心的時間、和這種分配下的處理時間。
[0010]S卩，現(xiàn)有技術(shù)都是僅實現(xiàn)了與單核微型計算機連接的仿真，并不存在針對利用多核運行的并行程序提供PIL仿真的技術(shù)。原因之一為，考慮到為了將利用由N個核心構(gòu)成的多核微型計算機執(zhí)行的N個程序與在PC上運行的Simul ink等的模型仿真器連接來進行仿真，需要復雜的控制工序，這種控制工序與在設(shè)計時要求的仿真速度不能同時實現(xiàn)。[〇〇11]因此，在現(xiàn)有技術(shù)的單核微型計算機的PIL仿真環(huán)境中，無法將由模型設(shè)計的控制器生成的代碼分配給多個CPU核心，將因分配產(chǎn)生的通信開銷等影響包含在內(nèi)來進行評估， 并無法對構(gòu)成控制器程序的各任務(wù)向核心的分配進行規(guī)劃。
[0012]若能實現(xiàn)用于規(guī)劃向核心的分配的開發(fā)環(huán)境，則在以上述的非常短的控制周期來設(shè)計的實時性明顯很高的汽車控制系統(tǒng)中，能夠檢測在規(guī)定周期內(nèi)利用微型計算機無法進行運算的過渡狀態(tài)等。因此，需要如下的技術(shù):根據(jù)上述檢測結(jié)果，在系統(tǒng)設(shè)計的前級工序確認基于上個周期中的控制值對執(zhí)行器的控制、通過將該運算處理功能硬件化而使控制速度提高這些要研究的事項。
【發(fā)明內(nèi)容】

[0013]本發(fā)明的一個目的是提供一種能夠根據(jù)控制模型來生成分配給多個核心的控制器程序的性能驗證裝置。另一個目的是提供一種能夠使用根據(jù)控制模型而分配給多個核心的控制器程序來驗證模型的性能的系統(tǒng)。另一個目的是提供一種用于生成分配給多個核心的控制器程序的方法。
[0014]根據(jù)一個實施方式，提供一種性能驗證裝置，其用于生成用來驗證控制系統(tǒng)的性能的源代碼。該性能驗證裝置具有:顯示裝置，運算裝置。運算裝置具有:選擇機構(gòu)，其用于從在顯示裝置上顯示的控制系統(tǒng)的模型中選擇成為在多核處理器中所執(zhí)行的程序的仿真對象的代碼生成范圍；指定機構(gòu)，其用于接受對代碼生成范圍中所包含的多個處理中的作為并行處理的對象的多個并行執(zhí)行單位的指定;分配機構(gòu)，其用于將各并行執(zhí)行單位與該多核處理器中所包含的各核心建立關(guān)聯(lián);執(zhí)行順序指定機構(gòu)，其用于對建立了關(guān)聯(lián)的各并行執(zhí)行單位的執(zhí)行順序和核心間同步進行指定;生成機構(gòu)，其用于基于各并行執(zhí)行單位和執(zhí)行順序，生成成為多核處理器的執(zhí)行對象的源代碼;通信機構(gòu)，在多核處理器中執(zhí)行生成代碼，該通信機構(gòu)用于與在模型仿真器中執(zhí)行的受控對象模型進行聯(lián)合仿真;和測量機構(gòu)， 其用于在聯(lián)合仿真中測量在多核處理器中執(zhí)行的程序的執(zhí)行時間。
[0015]在一種情況下，能夠在系統(tǒng)設(shè)計的前級工序確認基于上個周期中的控制值對執(zhí)行器的控制、通過將該運算處理功能硬件化而使控制速度提高這些要研究的事項。
[0016]本發(fā)明的上述以及其他的目的、特征、方式以及優(yōu)點將會在以下針對本發(fā)明的結(jié)合附圖的詳細說明中公開?！靖綀D說明】
[0017]圖1是示出系統(tǒng)設(shè)計的流程的圖。
[0018]圖2是示出被進行了系統(tǒng)設(shè)計的處理的流程的流程圖。
[0019]圖3是示出系統(tǒng)模型300的概要的圖。[〇〇2〇]圖4是示出作為該裝置發(fā)揮功能的計算機400的硬件結(jié)構(gòu)的框圖。[〇〇21]圖5是示出利用性能驗證裝置500實現(xiàn)的功能的結(jié)構(gòu)的框圖。
[0022]圖6是示出從模型選擇子系統(tǒng)的方式的圖。[〇〇23]圖7是示出將子系統(tǒng)690替換為了代碼生成范圍710的狀態(tài)的圖。[〇〇24]圖8是示出在選擇并行單位的情況下的畫面的顯示狀態(tài)的圖。[〇〇25]圖9是示出被指定為并行單位的各塊與其他塊的關(guān)系的圖。
[0026]圖10是示出用于對每一個并行單位指定核心分配的畫面(工序3)。
[0027]圖11是示出用于以多核執(zhí)行被分配了核心的并行單位以及生成PIL仿真用代碼的畫面(工序4)。[〇〇28]圖12是示出在工序4的處理(5)中生成的并行代碼的一個例子的圖。
[0029]圖13是示出監(jiān)視器8所顯示的狀態(tài)的圖?！揪唧w實施方式】
[0030]以下，參照附圖，對本發(fā)明的實施方式進行說明。在以下的說明中，對相同的部件標記上相同的附圖標記。它們的名稱以及功能也相同。因此，不重復對它們的詳細說明。
[0031]在以下的實施方式中，引用了以下的文獻。
[0032]非專利文獻l:Simulink應(yīng)用程序的自動并行，第8屆IEEE/ACM代碼生成及優(yōu)化國際研討會論文集，2010.04.28,第151-159頁(Automatic parallelizat1n of simulink applicat1ns proceedings of the 8th annual IEEE/ACM internat1nal symposium on Code generat1n and optimizat1n,2010.04.28,pages:151-159)[〇〇33]非專利文獻2:面向硬實時處理的多核任務(wù)配置的評估函數(shù)設(shè)計，信息處理學會研究報告，2011-SLDM-149( 16) ,1-6,2011-03-18[OO34]非專利文獻3:控制系統(tǒng)的多核(multi/many core)處理器安裝，公益社團法人測量自動控制學會會刊“測量與控制”53(12)，im-l 116,2014-12[〇〇35]參照圖1，針對系統(tǒng)設(shè)計的概要進行說明。圖1是示出系統(tǒng)設(shè)計的流程的圖。
[0036]在階段(phaseUOO進行系統(tǒng)設(shè)計。系統(tǒng)設(shè)計包括建模、模型仿真、自動代碼生成 (ACG:Auto Code Generat1n)等。在階段100，例如進行MIL仿真或者PIL仿真。在MIL仿真中，由于進行控制的建模，所以控制對象以及控制器的仿真是由在PC上運行的模型仿真器 (例如MATLAB)執(zhí)行的。在這種情況下，重視詳細程度和精度，仿真本身以高速執(zhí)行。但是，不仿真受控對象以及控制器的控制周期的執(zhí)行時間。在SIL仿真中，確認控制基于根據(jù)模型生成的代碼庫是否成立。例如，根據(jù)控制器模型生成的代碼由PC執(zhí)行，并在與上述模型仿真器的聯(lián)合下執(zhí)行仿真。在這種SIL仿真中，確認到軟件的動作或者處理的規(guī)模。
[0037]在階段110進行系統(tǒng)詳細設(shè)計/開發(fā)。例如，進行外圍仿真、高精度仿真、編碼/調(diào)試、單體測試等。在階段110進行在PIL仿真環(huán)境下的仿真。例如，根據(jù)控制器模型生成的代碼由微型計算機執(zhí)行，并執(zhí)行與模型仿真器的聯(lián)合仿真。這種仿真本身的速度很慢，但是能夠掌握微型計算機的處理量。[〇〇38]在階段120進行系統(tǒng)驗證和系統(tǒng)仿真。例如，系統(tǒng)驗證能夠包括實機測試和參數(shù)調(diào)整等。[〇〇39]參照圖2,針對本實施方式的性能評估系統(tǒng)的控制結(jié)構(gòu)進行說明。圖2是示出進行系統(tǒng)設(shè)計的處理的流程的流程圖。在一種情況下，性能評估系統(tǒng)具有作為性能評估裝置運行的計算機和執(zhí)行由該性能評估裝置創(chuàng)建的源代碼的多核處理器。
[0040]在步驟S210中生成控制模型(建模)。如畫面211所示，將分配PE(處理元件)之前的框線圖作為模型來顯示。[0041 ] 在步驟S220中進行仿真。例如，進行MILS功能驗證。[〇〇42]在步驟S230中將被分配了 PE的塊(block)插入框線圖。如畫面212所示，在框線圖中顯示有塊和分配給該塊的PE。[〇〇43] 在步驟S240中生成多核代碼。
[0044]在步驟S250中執(zhí)行多核聯(lián)合仿真。例如，進行核心分配規(guī)劃。更加具體地，進行 SILS功能驗證、SILS性能驗證、PILS功能驗證、PILS性能驗證等。
[0045]在步驟S260中，判斷在控制周期時間內(nèi)是否完成了運算。在控制周期時間內(nèi)完成了運算的情況下(步驟S260中為是(YES))，結(jié)束處理。在不是這樣的情況下(步驟S260中為否(N0))，處理返回至步驟S210,或者返回至步驟230,進行不同的分配。[〇〇46][系統(tǒng)模型的概要]
[0047]參照圖3,針對本實施方式的系統(tǒng)模型300進行說明。圖3是示出系統(tǒng)模型300的概要的圖。[〇〇48]系統(tǒng)模型300具有傳感器310、控制器模型320和執(zhí)行器330?？刂破髂Ｐ?20具有第一塊321、第二塊322和第n塊323。第一塊321和第二塊322分別與PE324建立了關(guān)聯(lián)。第n塊 323與PE325建立了關(guān)聯(lián)。傳感器310的輸出被輸入至控制器模型320?？刂破髂Ｐ?20的輸出被輸入至執(zhí)行器330。執(zhí)行器330的輸出被反饋至傳感器310。
[0049]在圖3中，傳感器310和執(zhí)行器330是控制對象，其作為受控對象模型而由PC上的模型仿真器來仿真。控制器模型320在控制設(shè)計初始的功能建模工序中由PC上的模型仿真器來仿真?？刂破髂Ｐ?20能夠通過由MBD開發(fā)環(huán)境提供的稱為編碼器(coder)的工具轉(zhuǎn)換為與模型進行等同的動作的源程序。該源程序能夠用于驗證SIL仿真。而且，控制器模型320也能夠轉(zhuǎn)換為面向微型計算機的源程序，而能夠用于驗證PIL仿真。
[0050]在本實施方式中，控制周期是指，從向傳感器310的輸入到對執(zhí)行器330輸出控制值為止的期間。在這種情況下，對控制器模型320的代碼被分別賦予PE324以及PE325。例如， 當從輸入至控制器模型320的代碼中檢測到第一塊321以及第二塊322時，PE324執(zhí)行這些塊中所包含的命令。即使檢測到其他塊，但若PE324確認出與自身沒有建立關(guān)聯(lián)，則不執(zhí)行任何處理。[〇〇511同樣地，即使檢測到第一塊321以及第二塊322，但若PE325確認是與自身沒有建立關(guān)聯(lián)的塊，則不執(zhí)行這些塊中所包含的命令。然后，當檢測到第n塊323時，PE325執(zhí)行第n塊323中所包含的命令。[〇〇52]通信340和343相當于受控對象與微型計算機之間的通信。通信341和342相當于微型計算機內(nèi)的核心之間的通信。[〇〇53]參照圖4,針對本實施方式的裝置的結(jié)構(gòu)進行說明。圖4是示出該裝置400的硬件結(jié)構(gòu)的框圖。裝置400由計算機410、調(diào)試模擬器420以及微型計算機評估板430構(gòu)成。微型計算機評估板430具有多核處理器10和通信IF(Interface，接口)17。[〇〇54]調(diào)試模擬器420是用于與計算機410連接，與搭載于微型計算機評估板430上的多核處理器進行通信，以控制微型計算機的執(zhí)行，并取得執(zhí)行結(jié)果的裝置。調(diào)試模擬器420普遍用于使用了微型計算機的控制系統(tǒng)開發(fā)中。因此，不重復詳細的說明。[〇〇55]計算機410的主要構(gòu)成要素有:CPU1，執(zhí)行程序；鼠標2以及鍵盤3,用于接受計算機 410的用戶所輸入的指示;RAM(Random Access Memory，隨機訪問存儲器)4，易失性地保存通過CPU1執(zhí)行程序而生成的數(shù)據(jù)、或者經(jīng)由鼠標2或鍵盤3輸入的數(shù)據(jù);硬盤5,非易失性地保存數(shù)據(jù);光盤驅(qū)動裝置6;通信IF(InterfaCe，接口)7;以及監(jiān)視器8。各構(gòu)成要素彼此通過總線連接。在光盤驅(qū)動裝置6上安裝有⑶-R0M9或者其他光盤。通信IF7包括USB(Universal Serial Bus，通用串行總線)接口、有線LAN(Local Area Network局域網(wǎng))和無線LAN、 Bluetooth(藍牙，注冊商標)接口等，但是不限于此。CPU1也可以內(nèi)置有計時器。[〇〇56]計算機410中的處理由各硬件以及利用CPU1執(zhí)行的軟件來實現(xiàn)。有時這種軟件預先保存于硬盤5中。另外，有時軟件也被保存于CD-R0M9或者其他的計算機可讀取的非易失性的數(shù)據(jù)記錄介質(zhì)，來作為程序產(chǎn)品流通?；蛘?，有時該軟件還作為能夠由與互聯(lián)網(wǎng)或者其他網(wǎng)絡(luò)連接的信息供應(yīng)商下載的程序產(chǎn)品來提供。這種軟件利用光盤驅(qū)動裝置6或者其他的數(shù)據(jù)讀取裝置從數(shù)據(jù)記錄介質(zhì)中讀取，或者在經(jīng)由通信IF7下載以后，將其暫時保存于硬盤5中。該軟件由CPU1從硬盤5讀出，以可執(zhí)行的程序的形式保存于RAM4XPU1執(zhí)行該程序。 [〇〇57]構(gòu)成圖4所示的計算機410的各構(gòu)成要素為一般通用的。因此，本實施方式的最實質(zhì)的部分也可以說是計算機410所保存的程序。由于計算機410的各硬件的動作是公知的， 所以不重復詳細的說明。[〇〇58] 此外，作為數(shù)據(jù)記錄介質(zhì)，不限于⑶-R0M、FD(Flexible Disk，軟盤)和硬盤，也可以是磁帶、盒式磁帶、光盤(M0(Magnetic Optical Disc，磁光盤)/MD(Mini Disc，迷你光盤)/DVD(Digital Versatile Disc，數(shù)字多功能光盤))、IC(Integrated Circuit，集成電路)卡(包括存儲卡)、光卡、掩膜R〇M、EPROM(Electronically Programmable Read-Only Memory，電子可編程的只讀存儲器)、EEPR0M(Electronically Erasable Programmable Read-Only Memory，電子可擦可編程只讀存儲器)、快閃ROM等半導體存儲器等固定地保持程序的非易失性的數(shù)據(jù)記錄介質(zhì)。
[0059]此處所講的程序不僅是指能夠由CPU直接執(zhí)行的程序，而且還可以包含源程序形式的程序、進行了壓縮處理的程序和加密了的程序等。
[0060]參照圖5,針對本實施方式的性能驗證裝置500的結(jié)構(gòu)進一步進行說明。圖5是示出由性能驗證裝置500實現(xiàn)的功能的結(jié)構(gòu)的框圖。性能驗證裝置500可由例如計算機410實現(xiàn)。 [0061 ] 性能驗證裝置500具有輸入部510、操作部520、存儲部530、運算裝置、和相當于顯示裝置的顯示部560。運算裝置具有選擇部540、并行執(zhí)行單位指定部542、分配部544、執(zhí)行順序指定部546、生成部548和仿真執(zhí)行部550。運算裝置主要由CPU1實現(xiàn)。
[0062]輸入部510接受對性能驗證裝置500輸入的代碼或者其他數(shù)據(jù)。例如，輸入部510由 Ethernet(以太網(wǎng)，注冊商標)、有線或無線LAN(Local Area Network)或者其他的通信接口實現(xiàn)。[〇〇63]操作部520接受使用者對性能驗證裝置500的操作。例如，操作部520由鼠標、鍵盤或者其他的輸入設(shè)備實現(xiàn)。[〇〇64]存儲部530保存有賦予性能驗證裝置500的數(shù)據(jù)或者由性能驗證裝置500所生成的數(shù)據(jù)等。存儲部530由例如非易失性的存儲裝置(硬盤、快閃存儲器等)或者RAM或其他易失性的存儲裝置實現(xiàn)。[〇〇65]選擇部540接受從顯示部560上顯示的控制系統(tǒng)的模型中選擇的作為多核處理器所執(zhí)行的程序的仿真對象的代碼生成范圍。在一種情況下，選擇部540響應(yīng)例如賦予操作部 520的使用者的命令，來選擇代碼生成范圍。[〇〇66]并行執(zhí)行單位指定部542響應(yīng)對操作部520的操作，接受對在選擇部540所選擇出的代碼生成范圍中包含的多個處理中作為并行處理的對象的多個處理的指定。以下，將所指定的處理稱為“并行執(zhí)行單位”。
[0067]分配部544基于由操作部520接受的操作和由并行執(zhí)行單位指定部542指定的并行執(zhí)行單位，將各并行執(zhí)行單位與該多核處理器所包含的各核心建立關(guān)聯(lián)。將表示建立了關(guān)聯(lián)的狀態(tài)的數(shù)據(jù)保存于存儲部530。[〇〇68]執(zhí)行順序指定部546基于對操作部520的操作和由分配部544建立了關(guān)聯(lián)的數(shù)據(jù)， 來指定該建立了關(guān)聯(lián)的各并行執(zhí)行單位的執(zhí)行順序。
[0069]生成部548基于由執(zhí)行順序指定部546指定的順序和各并行執(zhí)行單位，來生成作為該多核處理器執(zhí)行的對象的源代碼。該源代碼包含每個周期與模型仿真器的通信處理，各核心通用該源代碼。
[0070]仿真執(zhí)行部550將由生成部548生成的源代碼轉(zhuǎn)換為多核處理器可執(zhí)行的形式，經(jīng)由調(diào)試模擬器等使多核處理器執(zhí)行轉(zhuǎn)換后的代碼，與模型仿真器進行PIL仿真。[〇〇71]顯示部560接受輸入的控制系統(tǒng)的模型或者生成的源代碼的仿真的結(jié)果，顯示所輸入的數(shù)據(jù)。顯示部560由例如液晶監(jiān)視器或者有機EL(Electro Luminescence，電致發(fā)光) 監(jiān)視器等實現(xiàn)。
[0072]<實施例1>
[0073]實施例1按照以下說明的一系列工序，生成利用多核運行的并行源代碼，提供在 MIL仿真或者SIL仿真下能夠?qū)嵤┕δ茯炞C的環(huán)境。在這種環(huán)境中，根據(jù)模型文件由編碼器生成的一個源程序被多個核心所共有并執(zhí)行。
[0074]—系列的工序包括例如以下這樣的工序。[〇〇75](工序1)CPU1對選擇并指定了被設(shè)為PIL仿真的對象的代碼生成范圍這一情況進行檢測。
[0076](工序2)CPU1對在選擇范圍內(nèi)指定了并行單位這一情況進行檢測。[〇〇77](工序3)CPU1對將針對每個并行單位進行核心分配的核心指定這一情況進行檢測。[〇〇78](工序4)CPU1檢測被分配了核心的并行單位之間的執(zhí)行順序控制的指定、以及每個控制周期的周期開始以及周期結(jié)束時的核心同步的指定，并生成代碼。
[0079](工序5)CPU1通過將模型仿真器上的受控對象模型與多核上的控制器程序聯(lián)合的 PIL仿真，將執(zhí)行時間信息顯示于監(jiān)視器8上。
[0080]在工序1中，用戶首先通過PIL仿真，選擇想要利用多核微型計算機執(zhí)行的控制周期范圍。
[0081]在工序2中，用戶將該選擇范圍劃分為可并行執(zhí)行的單位，并將劃分出的單位定義為塊。
[0082]在工序3中，用戶針對并行執(zhí)行單位的各塊，指定執(zhí)行該塊的處理的核心，從而將該塊與核心建立關(guān)聯(lián)。以下，將并行執(zhí)行單位的塊稱為并行單位塊，將被指定了核心分配的塊稱為核心分配指示塊。
[0083]執(zhí)行代碼的各核心針對各并行單位塊讀出由建立了關(guān)聯(lián)的核心分配指示塊指定的核心編號(例如PE 1、PE2等)、和在多核微型計算機內(nèi)的各處理器元件(PE)中作為硬件功能而保存的核心編號。各核心對所指定的核心編號與保存的核心編號進行比較。在這兩個核心編號一致的情況下，作為用于執(zhí)行該塊的生成代碼的條件執(zhí)行語句，該核心被設(shè)定為生成源代碼。另一方面，在這兩個核心編號不一致的情況下，該核心被設(shè)定為不執(zhí)行該塊的生成代碼。
[0084]而且，在這種對并行單位塊的設(shè)定中還必須包括在利用多個核心對在一個控制周期內(nèi)執(zhí)行的多個塊進行并行執(zhí)行的情況下所需的設(shè)定(例如，用于控制執(zhí)行順序的設(shè)定)。 除此之外，還必須包括:在利用多個核心執(zhí)行與一個控制周期對應(yīng)的代碼串的基礎(chǔ)上，將受控對象模型與多核聯(lián)合時，用于使與一個控制周期對應(yīng)的開始和完成同步即核心間同步的設(shè)定。因此，在工序4中，用戶進行用于控制如這樣的執(zhí)行順序和核心間同步的指定。然后， 生成可由多核執(zhí)行的并行代碼。針對所生成的并行代碼，在工序5中，CPU1與受控對象模型一起進行聯(lián)合仿真，并將多核執(zhí)行時的執(zhí)行時間信息顯示于監(jiān)視器8。[〇〇85][模型應(yīng)用工序]
[0086]以下，參照圖6?圖11，針對將模型例子應(yīng)用于本實施方式的仿真環(huán)境中的情況進行說明。該模型例是例如基于MATLAB/Simulink的模型例。[〇〇87](代碼生成單位的指定)
[0088]圖6是示出從模型選擇子系統(tǒng)的方式的圖。在一種情況下，關(guān)于工序1，例如，在 Simulink環(huán)境下，能夠使用由Simul ink提供的Subsystem(子系統(tǒng))塊功能等來指定編碼器的代碼生成單位。[〇〇89] 例如，監(jiān)視器8顯示塊610、620、630、640、650、660、670和680。性能驗證裝置500的用戶操作鼠標來對構(gòu)成子系統(tǒng)690的區(qū)域(代碼生成范圍)進行指定，該子系統(tǒng)690相當于該模型的一部分。例如，子系統(tǒng)690具有塊610、620、630、640和650。子系統(tǒng)690是代碼生成的對象。
[0090]圖7是示出將子系統(tǒng)690替換為代碼生成范圍710的狀態(tài)的圖。即，監(jiān)視器8可顯示代碼生成范圍710和塊660、670、680。[0〇91](并行單位的指定)
[0092]圖8是示出在選擇并行單位的情況下的畫面的顯示狀態(tài)的圖。在此階段，將可并行運行的單位分離，對分離出的各個單位設(shè)定用于生成核心分配執(zhí)行代碼的占位符。占位符是指為了以后能夠插入實際的內(nèi)容而暫時保留的位置。在本實施方式中，將核心分配控制代碼插入占位符，還可以在此基礎(chǔ)上插入該單位的計時代碼。[0〇93] 并行單位的指定例如通過使用由Simulink提供的Enabled Subsystem(使能子系統(tǒng))塊功能等將可并行運行的單位分離來實現(xiàn)。Enabled Subsystem塊能夠針對并行單位準備用于生成核心分配控制代碼等的占位符。[〇〇94] 監(jiān)視器8基于使用者為上述目的而進行的操作，顯示并行單位810、820、830、840和 850。使用者可選擇代碼生成范圍710中所包含的各塊來分別作為并行單位。[〇〇95] 在圖8所示的例子中，塊610、620、630、640、650分別被指定為并行單位810、820、 830、840、850。即，塊610、620、630、640、650分別被選擇作為多核處理器的各核心的并行處理的對象。[0〇96]關(guān)于并行單位的選擇，例如以使像Simulink中的Goto(去向)塊和From(來自)塊這樣構(gòu)成對的兩個以上的塊包含于一個并行單位的方式進行選擇。因此，例如，在一種情況下，構(gòu)成對的兩個以上的塊可以存在于代碼生成范圍710之外?；蛘?，在另一種情況下，構(gòu)成對的兩個以上的塊能包含在同一代碼生成范圍內(nèi)。
[0097]圖9是示出被指定為并行單位的各塊與其他塊的關(guān)系的圖。監(jiān)視器8顯示被指定為并行單位的塊 610、620、630、640、650和輸出端口910、920、930、940、950。[〇〇98](對各個并行單位指定核心的分配)
[0099]圖10示出用于對每一個并行單位指定核心分配的畫面(工序3)。在工序3中，通過使用由Simul ink提供的From塊功能等，對各并行單位定義核心識別指示，并連接所定義的核心識別指示。利用核心的識別編號(例如PE1、PE2等)對From塊指定執(zhí)行所連接的Enabled Subsystem塊的核心。
[0100]作為一個例子，在一種情況下，監(jiān)視器8顯示被指定為并行單位的塊610、620、630、 640、650、示出執(zhí)行了各塊的處理元件(PE)的圖標、和其他的輸出端口 910、920、930、940、 950。詳細地，塊610、塊630和塊650分別與第一 PE(=PE1) 1010、1030、1050的圖像建立了關(guān)聯(lián)。塊620被分配給第二PE (= PE2)的圖像1020。塊640被分配給第三PE ( = PE3)的圖像1040。 表示這些分配的數(shù)據(jù)被保存于例如性能驗證裝置500的硬盤5。
[0101](執(zhí)行順序的控制等)
[0102]圖11示出用于以多核執(zhí)行被分配了核心的并行單位以及生成PIL仿真用代碼的畫面(工序4)。即，作為工序4,進行用于控制執(zhí)行順序等的如下的處理。
[0103]?處理(1):根據(jù)有無并行單位的輸入以及輸出，生成用于控制塊之間的執(zhí)行順序的等待代碼，來作為聲明代碼和結(jié)束代碼。
[0104]?處理(2):生成用于由多個核心執(zhí)行與一個控制周期對應(yīng)的代碼串的、使開始和完成同步的代碼。
[0105]?處理(3):生成用于由指定核心來執(zhí)行與并行單位對應(yīng)的代碼串的、執(zhí)行核心辨別真假函數(shù)的函數(shù)定義代碼。
[0106]?處理(4):在工序2中準備的占位符，生成作為處理(3)的結(jié)果而生成的執(zhí)行核心辨別真假函數(shù)的調(diào)用代碼，來作為核心分配控制代碼。
[0107]?處理(5):對于應(yīng)用了處理(1)?(4)的模型文件，針對在工序1中指定的 Subsystem，編碼器生成源代碼。
[0108]在處理(1)中，針對并行單位，當存在分配給其他核心的并行單位的輸出信號作為輸入信號時，用戶描述等待輸出側(cè)的并行單位執(zhí)行的代碼來作為聲明代碼。而且，當存在作為分配給其他核心的并行單位的輸入信號的輸出信號時，用戶描述通知執(zhí)行完成的代碼來作為結(jié)束代碼。
[0109]在一種情況下，監(jiān)視器8顯示塊610、620、630、640、650，示出分配給各塊的？￡的圖像 1010、1020、1030、1040、1050 和其他的輸出端口 910、920、930、940、950。由于分配給?￡2的塊620的輸出信號是分配給另一核心PE1的塊650的輸入信號，所以描述了通知執(zhí)行完成的代碼1410來作為結(jié)束代碼。同樣地，由于分配給PE3的塊640的輸出信號是分配給另一核心 PE1的塊650的輸入信號，所以描述了通知執(zhí)行完成的代碼1410來作為結(jié)束代碼。由于分配給PE1的塊650將分配給其他核心的塊620和塊640的輸出信號作為輸入信號，所以描述了等待塊620和塊640執(zhí)行完成的代碼1420來作為聲明代碼。由于在分配給PE1的其他塊610和塊 630與分配給其他核心的并行單位之間沒有信號，所以在塊610和630中均沒有描述執(zhí)行完成通知代碼和等待代碼。
[0110]在處理(2)中，用戶針對通過工序1指定的代碼生成單位，描述使全部的PE同步的等待代碼來作為聲明代碼以及結(jié)束代碼。
[0111]參照圖12,針對并行代碼的一個例子進行說明。圖12是示出在工序4的處理(5)中生成的并行代碼的一個例子的圖。
[0112]例如，代碼1210相當于通過處理(3)生成的函數(shù)定義代碼的一部分。代碼1220以及代碼1250相當于通過處理(2)生成的用于使利用多個核心的開始和完成同步的代碼的一部分。代碼1230相當于通過處理(4)生成的核心分配控制代碼的一部分。代碼1240相當于通過處理(1)生成的用于維持塊之間的執(zhí)行順序的等待代碼。
[0113]在工序5中，以經(jīng)由PIL仿真用的通信IF執(zhí)行所生成的并行代碼的方式進行設(shè)定。 由于通過工序4,使得全部核心在每一個控制周期的開始和完成均被同步，所以能夠利用多核處理器中的任一個PE來執(zhí)行與基于PIL仿真用的通信IF的模型仿真器之間的通信。利用該PIL仿真用并行代碼，使多核處理器10與在計算機410上運行的模型仿真器進行通信，進行聯(lián)合仿真，并顯示在每一個控制周期內(nèi)的執(zhí)行時間。Mathworks公司的rt1stream接口是這種PIL仿真用通信IF的例子。在后面說明畫面的顯示方式。
[0114]此處，再次參照圖3,時序圖示出通過以上各工序生成的并行源代碼的執(zhí)行例。當將控制器的一個控制周期的開始與從模型仿真器上的傳感器發(fā)送的輸入信號一并通知給多核微型計算機時，多核微型計算機中所包含的多個核心執(zhí)行由多個核心所共有的一個并行程序。在程序中附件了條件語句，使得各核心將每個核心所具有的核心識別編號與分配給該并行程序中所包含的塊的核心識別編號進行比較，并能夠?qū)υ诓⑿谐绦蛑凶陨響?yīng)該執(zhí)行的程序部分進行辨別并執(zhí)行。例如，在第一核心324(PE1)運行的程序接收模型仿真器上的傳感器輸出，與第二核心325(=PE2)—并開始進行在控制周期內(nèi)應(yīng)該運算的處理。當運算處理完成時，核心324待機直到核心325完成運算處理為止。當核心324和核心325完成各個處理時，核心324經(jīng)由PIL仿真用通信IF來向模型仿真器通知控制器的一個控制周期的完成，并向執(zhí)行器330發(fā)送控制量。
[0115]在以上的應(yīng)用例中，所生成的并行源代碼是以多核微型計算機的多個核心共用同一程序代碼并能夠執(zhí)行同一代碼的方式來生成的，但也可以生成非共用的不同的程序代碼，這些不同的程序代碼含有與分別分配給各核心的并行單位對應(yīng)的代碼片段。[〇116] 而且，在以上的應(yīng)用例子中，在利用MBD工具GUI(Graphical User Interface，圖形用戶界面)操作各工序的情況下進行了說明，但是也可以預先準備雛形(模型)，作為塊設(shè)置庫231來提供各工序以及各處理。例如，在工序4中，能夠根據(jù)核心識別信息、核心個數(shù)等多核微型計算機的規(guī)格，來定性地準備作為處理(1)?(4)的由用戶操作的內(nèi)容。因此，也可以以預先準備這些來作為塊設(shè)置庫231并能夠通過MBD工具進行利用的方式來提供。
[0117][畫面的顯示]
[0118]參照圖13,針對在另一情況下的性能驗證裝置500的畫面的顯示方式進行說明。圖 13是示出監(jiān)視器8所顯示的狀態(tài)的圖。
[0119] 在一種情況下，監(jiān)視器8顯示控制狀況顯示區(qū)域1310和核心配置指定區(qū)域1320、執(zhí)行時間顯示區(qū)域1330。各區(qū)域的顯示方式不限于圖13所示的那樣。[〇12〇] 控制狀況顯示區(qū)域1310顯示在使用由性能驗證裝置500生成的源代碼進行了控制仿真的情況下的動作的圖表。核心配置指定區(qū)域1320顯示有示出在先前創(chuàng)建的核心與塊的關(guān)系的圖像。執(zhí)行時間顯示區(qū)域1330顯示在根據(jù)所生成的源代碼來執(zhí)行控制的情況下的時間。[〇121]如以上所述，若采用實施例1的性能驗證裝置500,則能夠根據(jù)控制模型，生成分配給多個核心的控制器程序，并在每個控制周期執(zhí)行該控制器程序，能夠顯示當時在多核微型計算機上的執(zhí)行時間。
[0122]在各核心與利用PC上的模型仿真器運行的受控對象模型逐個進行通信的方法中， 核心之間的排他或同步的控制以及與受控對象模型的連接通信的工序變得復雜，使得聯(lián)合仿真速度下降。與此相對，在與受控對象模型進行聯(lián)合仿真通信的核心是一個核心的本實施例中，能夠僅在多核微型計算機側(cè)管理多核間的排他或同步。
[0123]如以上所述，在實施例1中示出了通過GUI操作來指示核心分配的例子、和準備核心分配的塊設(shè)置庫使控制模型設(shè)計者在模型上指示每一個塊的核心分配的例子，但也可以通過能夠根據(jù)模型結(jié)構(gòu)提取并行性的軟件來生成分配指示。非專利文獻1以及非專利文獻3 是這種并行性提取技術(shù)的例子，提出了根據(jù)控制模型提取并行性的方法。
[0124] <實施例2>
[0125]以下，針對實施例2進行說明。在實施例1中，測量了與一個控制周期對應(yīng)的從開始到最后的等待的整體時間。除了這種方式以外，在另一種情況下，還能夠以對控制周期內(nèi)的從每一個核心的開始到運算處理后的等待開始為止的時間進行測量的方式生成源代碼。在這種情況下，能夠確認出多個核心中的耗費處理時間很長的核心。
[0126]在又一種情況下，還能夠以對控制器塊的各子塊的執(zhí)行時間進行測量的方式生成代碼。在這種情況下，能夠得到各子塊的執(zhí)行時間，各子塊的執(zhí)行時間有助于在控制周期內(nèi)無法進行運算的情況下重新進行核心分配。
[0127] S卩，在基于披露的技術(shù)思想的多核PIL仿真環(huán)境中，能夠顯示:
[0128]?在多核微型計算機上的控制器程序的各控制周期的執(zhí)行時間，
[0129]?同樣地，在各控制周期中的直到每一個核心運算結(jié)束為止的執(zhí)行時間，
[0130]?同樣地，在各控制周期中的每一個子塊的執(zhí)行時間。
[0131]以上述方式得到的信息能夠在基于任務(wù)執(zhí)行時間利用進行核心分配的工具來生成獲得良好的處理時間的程序時使用。非專利文獻2為硬實時限制下的多核任務(wù)配置方法和這種核心分配工具的例子。在非專利文獻2中，通過在評估函數(shù)中使用各任務(wù)的WCRT (Worst Case Response Time，最大響應(yīng)時間)的累計值，能夠成為在核心之間的相關(guān)性、等待時間比例和不均衡率的各項目取得平衡的配置。WCRT是從任務(wù)的作業(yè)被發(fā)布(release) 到該作業(yè)完成為止的響應(yīng)時間的最大值，在多核的情況下非常難以計算。在采用本實施方式的PIL仿真環(huán)境中，能夠比較容易地取得與WCRT對應(yīng)的值。
[0132]另一方面，以取得每一個任務(wù)的WCRT的情況那樣，在一個控制周期內(nèi)的測量對象區(qū)間的數(shù)量越是增加，通常通信工序也增加，仿真時間變長，因此，最好是能夠選擇性地指定與目的相適應(yīng)的測量方法。
[0133]作為能夠選擇性進行指定的測量方法的例子，在實施例1中，能夠使用微型計算機 (計算機410)的中斷功能來對測量對象區(qū)間的執(zhí)行時間進行測量。另外，還能夠使用微型計算機的跟蹤調(diào)試功能來進行測量。在這種情況下，根據(jù)賦予各跟蹤信息的時間戳等來計算出執(zhí)行時間。
[0134]同樣地，還能夠使用微型計算機的性能計數(shù)器功能來對測量對象區(qū)間的執(zhí)行時間進行測量。使用跟蹤調(diào)試功能或者性能計數(shù)器功能的方法與使用中斷功能的方法相比，能夠減少使控制程序的執(zhí)行流程中斷的次數(shù)，因此，能夠提高仿真速度。
[0135]<實施例3>
[0136]以下，針對實施例3進行說明。實施例1以采樣頻率是一個的傳統(tǒng)的單速率信號處理作為例子，說明了利用受控對象模型和多核執(zhí)行的控制器的PIL仿真方式。在混合有多個采樣頻率的多速率信號處理中，經(jīng)常將這些采樣頻率以頻率倍增來進行控制設(shè)計。
[0137]實施例3是一種利用采樣頻率倍增的受控對象和控制器的多核PIL仿真方式，按照每一種采樣頻率將控制器模型內(nèi)分離，并應(yīng)用實施例1來控制多個采樣頻率中的實時要求高的短周期。例如，在作為短周期的采樣頻率，而具有為最短周期的基本頻率A1及為其2倍的周期的頻率A2的情況下，按照每一種采樣頻率將控制器模型內(nèi)分離為頻率A1的組分和頻率A2的組分，并分別應(yīng)用實施例1。在多核微型計算機(多核處理器10)上的控制器程序與在計算機410上的模型仿真器上運行的受控對象模型每在與頻率A1對應(yīng)的一個控制周期進行通信并進行聯(lián)合仿真，該頻率A1是在短周期的采樣頻率中最大的頻率。
[0138]在多速率信號處理中，在具有長周期的采樣頻率的控制中實時要求比較低，經(jīng)常分配有系統(tǒng)診斷處理等。這種具有長周期的采樣頻率的控制只要在將實時要件高的控制優(yōu)先分配給PE之后分配給負荷低的PE即可，因此，在進行上述的短控制周期的PIL仿真時未被包含在PIL仿真對象中。
[0139]<實施例4>
[0140]以下，針對實施例4進行說明。在以上的實施例中，通過PIL仿真取得的、控制器程序在每一個控制周期的執(zhí)行時間也可以用于計算機410上的SIL仿真。此時，在多核處理器 10中不執(zhí)行程序，作為該塊的執(zhí)行時間而參照通過PIS仿真取得的執(zhí)行時間。若采用這種方法，與SIL仿真相比，控制器程序的控制時間的估算精度提高，相比于與多核處理器10進行的PIL仿真，能夠?qū)崿F(xiàn)高速仿真。
[0141](總結(jié))
[0142]能夠?qū)⒂杀贿M行了模型設(shè)計的控制器生成的代碼分配給多個CPU核心，將因分配對通信開銷等的影響包括在內(nèi)來進行評估，對構(gòu)成控制器程序的各任務(wù)向核心的分配進行規(guī)劃。
[0143]針對本發(fā)明的實施方式進行了說明，但是本發(fā)明披露的實施方式的全部方面都是例示性的，應(yīng)該理解為非限制性的。本發(fā)明的范圍由權(quán)利要求的范圍表示，意在包含與權(quán)利要求的范圍等同的意思以及在范圍內(nèi)的全部變更。
【主權(quán)項】
1.一種性能驗證裝置，其用于生成用來驗證控制系統(tǒng)的性能的源代碼，其特征在于， 具有顯示裝置和運算裝置，所述運算裝置包括:選擇機構(gòu)，其用于從在所述顯示裝置上顯示的控制系統(tǒng)的模型中，選擇成為在多核處 理器中所執(zhí)行的程序的仿真對象的代碼生成范圍；指定機構(gòu)，其用于接受對所述代碼生成范圍中所包含的多個處理中的作為并行處理的 對象的多個并行執(zhí)行單位的指定；分配機構(gòu)，其用于將各所述并行執(zhí)行單位與該多核處理器中所包含的各核心建立關(guān) 聯(lián)；執(zhí)行順序指定機構(gòu)，其用于對建立了所述關(guān)聯(lián)的各所述并行執(zhí)行單位的執(zhí)行順序和核 心間同步進行指定；生成機構(gòu)，其用于基于各所述并行執(zhí)行單位和所述執(zhí)行順序，生成成為所述多核處理 器的執(zhí)行對象的源代碼；通信機構(gòu)，在多核處理器中執(zhí)行生成代碼，所述通信機構(gòu)為了與在模型仿真器中執(zhí)行 的受控對象模型進行聯(lián)合仿真而與所述多核處理器進行通信;和測量機構(gòu)，其用于在所述聯(lián)合仿真中測量在多核處理器中執(zhí)行的程序的執(zhí)行時間。2.如權(quán)利要求1所述的性能驗證裝置，其特征在于，所述源代碼包括各核心的識別信息、和作為各核心的處理對象與該核心建立了關(guān)聯(lián)的 處理塊。3.如權(quán)利要求1所述的性能驗證裝置，其特征在于，所述生成機構(gòu)生成各所述核心共用的源代碼。4.如權(quán)利要求1所述的性能驗證裝置，其特征在于，還具有用于與所述多核處理器進行通信的輸入輸出裝置，所述顯示裝置顯示由所述多核處理器執(zhí)行所述源代碼的執(zhí)行結(jié)果。5.如權(quán)利要求1所述的性能驗證裝置，其特征在于，所述指定機構(gòu)構(gòu)成為將所述多個處理中的具有相關(guān)關(guān)系的兩個以上處理從并行處理 的對象中排除。6.—種系統(tǒng)，用于驗證控制系統(tǒng)的性能，其特征在于，具有如權(quán)利要求1所述的性能驗證裝置和多核處理器，所述性能驗證裝置具有用于向所述多核處理器輸出所生成的源代碼的輸出部，所述源代碼被輸入至所述多核處理器中所包含的各所述核心。7.—種方法，用于使計算機生成用來驗證控制系統(tǒng)的性能的源代碼，其特征在于，包 括:接受從控制系統(tǒng)的模型中選擇的成為在多核處理器中所執(zhí)行的程序的仿真對象的代 碼生成范圍的步驟；接受對所述代碼生成范圍中所包含的多個處理中的作為并行處理的對象的多個并行 執(zhí)行單位的指定的步驟；將各所述并行執(zhí)行單位與該多核處理器中所包含的各核心建立關(guān)聯(lián)的步驟；對建立了所述關(guān)聯(lián)的各所述并行執(zhí)行單位的執(zhí)行順序和核心間同步進行指定的步驟；基于各所述并行執(zhí)行單位和所述執(zhí)行順序，生成成為所述多核處理器的執(zhí)行對象的源 代碼的步驟；在多核處理器中執(zhí)行生成代碼，為了與在模型仿真器中執(zhí)行的受控對象模型進行聯(lián)合 仿真而與所述多核處理器進行通信的步驟;和在所述聯(lián)合仿真中測量在多核處理器中執(zhí)行的程序的執(zhí)行時間的步驟。8.如權(quán)利要求7所述的方法，其特征在于，所述源代碼包括各核心的識別信息、和作為各核心的處理對象與該核心建立了關(guān)聯(lián)的 處理塊。9.如權(quán)利要求7所述的方法，其特征在于，生成所述源代碼的步驟包括生成各所述核心共用的源代碼的步驟。10.如權(quán)利要求7所述的方法，其特征在于，還包括:與所述多核處理器進行通信的步驟，顯示由所述多核處理器執(zhí)行所述源代碼的執(zhí)行結(jié)果的步驟。11.如權(quán)利要求7所述的方法，其特征在于，所述進行指定的步驟包括將所述多個處理中的具有相關(guān)關(guān)系的兩個以上處理從并行 處理的對象中排除的步驟。
【文檔編號】G06F11/34GK106095654SQ201610270923
【公開日】2016年11月9日
【申請日】2016年4月27日 公開號201610270923.8, CN 106095654 A, CN 106095654A, CN 201610270923, CN-A-106095654, CN106095654 A, CN106095654A, CN201610270923, CN201610270923.8
【發(fā)明人】小野梨香, 佐藤光一
【申請人】瑞薩電子株式會社