一種基于fpga技術(shù)的視頻處理系統(tǒng)的制作方法
【專利摘要】本實(shí)用新型公開(kāi)了一種基于FPGA技術(shù)的視頻處理系統(tǒng)，包括：視頻信號(hào)輸入板，將解串后的視頻信號(hào)通過(guò)輸入端FPGA硬件電路封包后傳輸?shù)叫盘?hào)交換基板；信號(hào)交換基板，將視頻信號(hào)輸入板封包后的視頻信號(hào)以串行方式傳輸?shù)揭曨l信號(hào)輸出板；視頻信號(hào)輸出板，將接收到的視頻通過(guò)輸出端FPGA硬件電路對(duì)視頻信號(hào)進(jìn)行裁剪或縮放處理；控制板，控制各路信號(hào)協(xié)調(diào)傳輸。優(yōu)點(diǎn)在于，采用了FPGA硬件電路取代軟件圖像處理，實(shí)現(xiàn)了快速和可編輯性。并且完全避免了操作系統(tǒng)宕機(jī)、病毒等多方面的軟件問(wèn)題。采用信號(hào)并行處理，可以在多路輸入輸出狀態(tài)下隨意增減信號(hào)頻道，有十分強(qiáng)大的擴(kuò)展性。不管是多少路的圖像拼接，都無(wú)需使用高昂的工控機(jī)，節(jié)約成本。
【專利說(shuō)明】
一種基于FPGA技術(shù)的視頻處理系統(tǒng)
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及一種視頻處理系統(tǒng)，尤其涉及一種基于FPGA技術(shù)的視頻處理系統(tǒng)。
【背景技術(shù)】
[0002]目前市面上的大屏拼接控制系統(tǒng)是電腦軟件技術(shù)的拼接處理系統(tǒng)，此處理器系統(tǒng)是基于PCI或者PC1-E插卡式架構(gòu)，采用工控機(jī)原理，利用多路PCI計(jì)算機(jī)主板。一部分PCI插槽為PCI視頻采集卡，一部分PCI插槽為PCI視頻輸出卡，輸入卡和輸出卡之間利用CPU和GPU來(lái)構(gòu)建數(shù)據(jù)運(yùn)算和視頻處理中心，以此搭建出一臺(tái)工控式拼接處理器。它的視頻圖像處理原理是通過(guò)CPU和GPU(圖形處理器)運(yùn)算后將選擇的輸入視頻信號(hào)分割成M*N個(gè)子視頻信號(hào)，再把每一個(gè)子視頻信號(hào)都進(jìn)行任意縮放處理，分別傳送給拼接幕墻上的各個(gè)對(duì)應(yīng)的顯示處理單元。顯示處理單元將處理器傳送來(lái)的信號(hào)實(shí)現(xiàn)在大屏幕的每個(gè)拼接屏上顯示。PC式拼接處理器的物理結(jié)構(gòu)是一臺(tái)高性能的PC處理主機(jī)，采集多路視頻信號(hào)，由PC自帶的CPU和GPU進(jìn)行視頻圖像算法的處理，由多頭顯卡進(jìn)行多屏輸出，實(shí)現(xiàn)大屏拼接控制的功能。因?yàn)槠淦唇铀惴ǘ嘤蒀PU軟件執(zhí)行，所以也多被稱為“軟式拼接處理器”。由于此架構(gòu)采用CPU和GPU實(shí)時(shí)處理，因此受限于PC主板總線帶寬和處理能力，適小規(guī)模拼接場(chǎng)合。受PC主板帶寬和功耗的限制，PC式處理器無(wú)法接收數(shù)量較大的輸入與輸出信號(hào)，如果要實(shí)現(xiàn)大規(guī)模拼接，就要配置成本極高的工控設(shè)備，所以只適小規(guī)模拼接場(chǎng)合。同時(shí)由于CPU的處理速度有限，無(wú)法保證多路視頻傳輸?shù)膶?shí)時(shí)性，和高分辨率顯示。而且因PC式處理器具有操作系統(tǒng)，穩(wěn)定性和安全性較低，易感染病毒，系統(tǒng)開(kāi)機(jī)所需時(shí)間長(zhǎng)，甚至?xí)霈F(xiàn)死機(jī)或無(wú)法開(kāi)機(jī)現(xiàn)象。
[0003]FPGACField —Programmable Gate Array)，即現(xiàn)場(chǎng)可編程門(mén)陣列。是一種可編程的陣列電路，以并行運(yùn)算為主，以硬件描述語(yǔ)言來(lái)實(shí)現(xiàn)。FPGA打破了順序執(zhí)行的模式，在每個(gè)時(shí)鐘周期內(nèi)完成更多的處理任務(wù)，超越了數(shù)字信號(hào)處理器(DSP)的運(yùn)算能力。用戶可以測(cè)試一個(gè)想法或概念，并在硬件中完成驗(yàn)證，而無(wú)需經(jīng)過(guò)自定制ASIC設(shè)計(jì)漫長(zhǎng)的制造過(guò)程。由此用戶就可在數(shù)小時(shí)內(nèi)完成逐步的修改并進(jìn)行FPGA設(shè)計(jì)迭代，省去了幾周的時(shí)間。商用現(xiàn)成(COTS)硬件可提供連接至用戶可編程FPGA芯片的不同類型的I/O。高層次的軟件工具的日益普及降低了學(xué)習(xí)曲線與抽象層，并經(jīng)常提供有用的IP核(預(yù)置功能)來(lái)實(shí)現(xiàn)高級(jí)控制與信號(hào)處理。
【實(shí)用新型內(nèi)容】
[0004]為了解決上述技術(shù)問(wèn)題，本實(shí)用新型目的在于提供一種基于FPGA技術(shù)的視頻處理系統(tǒng)，該系統(tǒng)基于硬件電路搭建，可以實(shí)現(xiàn)高速傳輸和多路視頻同時(shí)處理。
[0005]本實(shí)用新型所述的一種基于FPGA技術(shù)的視頻處理系統(tǒng)，其特征在于，包括:
[0006]視頻信號(hào)輸入板，接收外部視頻信號(hào)并解串，將解串后的視頻信號(hào)通過(guò)輸入端FPGA硬件電路封包，封包后的視頻信號(hào)傳輸?shù)叫盘?hào)交換基板；
[0007]信號(hào)交換基板，在控制板控制下，將視頻信號(hào)輸入板封包后的視頻信號(hào)以串行方式傳輸?shù)揭曨l信號(hào)輸出板；
[0008]視頻信號(hào)輸出板，將接收到的封包信號(hào)解包，根據(jù)控制板發(fā)送的視頻處理參數(shù)，通過(guò)輸出端FPGA硬件電路對(duì)視頻信號(hào)進(jìn)行裁剪或縮放處理，將處理后的視頻信號(hào)串行輸出到外設(shè)顯示器；
[0009]控制板，從信號(hào)輸入板獲取外部視頻信號(hào)的原參數(shù)，并通過(guò)人機(jī)交互界面顯示給用戶;通過(guò)人機(jī)交換界面獲取用戶所需的視頻處理參數(shù)并將處理參數(shù)發(fā)送到視頻信號(hào)輸出板;控制信號(hào)交換基板傳輸視頻信號(hào)；
[0010]所述的視頻信號(hào)輸入板還包括:
[0011]輸入端前置解串器，將外部輸入的視頻信號(hào)解串為并行信號(hào)，然后送到輸入端FPGA硬件電路；
[0012]輸入端FPGA硬件電路，采用并行信號(hào)處理方式對(duì)解串后的視頻獲取原視頻參數(shù)以及將視頻信號(hào)封包，同時(shí)將原視頻信號(hào)的原參數(shù)發(fā)送到控制板；
[0013]輸入端后置串行器，將封包后的視頻信號(hào)以串行方式發(fā)送到信號(hào)交換基板；
[0014]所述的視頻信號(hào)輸出板還包括:
[0015]輸出端前置解串器，將信號(hào)交換基板輸入的視頻信號(hào)解串為并行信號(hào)，然后將并行信號(hào)與控制板發(fā)送的視頻處理參數(shù)一起送到輸出端FPGA硬件電路；
[0016]輸出端FPGA硬件電路，采用并行信號(hào)處理方式，根據(jù)控制板發(fā)送的視頻處理參數(shù)對(duì)解串后的視頻信號(hào)依次進(jìn)行解包、裁剪和縮放處理，將處理后的視頻信號(hào)依據(jù)時(shí)序發(fā)送到輸出端后置串行器；
[0017]輸出端后置串行器，將輸出端FPGA硬件電路處理后的視頻信號(hào)串行輸出到外設(shè)顯示器。
[0018]本實(shí)用新型所述的一種基于FPGA技術(shù)的視頻處理系統(tǒng)，工作原理是外部的視頻信號(hào)到視頻信號(hào)輸入板，由于外部視頻的輸入信號(hào)是串行信號(hào)，因此要先通過(guò)輸入端的前置解串器先將輸入視頻信號(hào)解串為FPGA硬件電路可以使用的并行信號(hào)。視頻信號(hào)輸入板將外部視頻信號(hào)解串得到可以并行處理的視頻信號(hào)后，獲取原視頻信號(hào)對(duì)應(yīng)的原參數(shù)。在輸入端存儲(chǔ)器的緩沖作用下，重新封包以SerDes傳輸?shù)叫盘?hào)交換基板，同時(shí)將原視頻信號(hào)的原參數(shù)發(fā)送到控制板。重新封包的目的是因?yàn)樵斎胍曨l信號(hào)的數(shù)據(jù)包與視頻信號(hào)輸出板處理的數(shù)據(jù)包格式和尺寸不一致，需要封包單元將其按視頻信號(hào)輸出板的數(shù)據(jù)包要求再次封包，然后以SerDes傳輸。而封包單元的封包速度一般比視頻采集要慢，因此需要輸入端存儲(chǔ)器作為數(shù)據(jù)緩沖，而輸入端DDR3控制器可以根據(jù)封包單元的封包速度來(lái)控制輸入端存儲(chǔ)器的存儲(chǔ)數(shù)據(jù)釋放速度，防止輸入端FPGA硬件電路的信息堵塞。
[0019]信號(hào)交換基板在控制板的控制下將視頻信號(hào)輸入板的封包信號(hào)傳輸?shù)揭曨l信號(hào)輸出板。信號(hào)交換基板可以將任一視頻信號(hào)輸入板的視頻信號(hào)交換到任一視頻信號(hào)輸出板，因此大大增加了視頻處理的能力和擴(kuò)展性。
[0020]控制板在獲取原視頻信號(hào)的原參數(shù)后通過(guò)人機(jī)交互界面反饋給用戶，用戶將處理參數(shù)通過(guò)控制板輸入到視頻信號(hào)輸出板。因此盡管沒(méi)有PC機(jī)的控制，也可以靈活地將人機(jī)信息交換，用戶可以實(shí)時(shí)根據(jù)需要將某一視頻輸入控制輸出到任一視頻信號(hào)輸出板，靈活性十分強(qiáng)。
[0021]視頻信號(hào)輸出板同時(shí)獲取到處理參數(shù)和視頻封包信號(hào)后先通過(guò)輸出端前置解串器將視頻信號(hào)解串為FPGA可用的并行信號(hào)。然后解包單元根據(jù)封包單元的封包規(guī)格來(lái)解包得到可以處理的視頻信號(hào)。然后通過(guò)FPGA進(jìn)行裁剪和二次縮放處理。首先將封包信號(hào)解包，將解包后的視頻信號(hào)根據(jù)處理參數(shù)的要求，通過(guò)裁剪器裁剪為M*N個(gè)子信號(hào)然后輸入水平縮放器進(jìn)行橫向的水平縮放。將水平縮放后的子信號(hào)輸入垂直縮放器之前，由于垂直縮放器處理速度一般比水平縮放器的處理速度要慢，因此避免數(shù)據(jù)堵塞，先將子信號(hào)存入輸入端存儲(chǔ)器起緩沖的作用。通過(guò)輸出端DDR3控制器的控制，根據(jù)垂直縮放器的處理速度釋放存儲(chǔ)其中的子信號(hào)。當(dāng)子信號(hào)經(jīng)過(guò)水平縮放后垂直縮放后根據(jù)時(shí)序要求進(jìn)入輸出端后置串行器，以SerDes傳輸?shù)酵獠恳曨l顯示器。
[0022]因此本實(shí)用新型有機(jī)結(jié)合了SerDes快速傳輸和FPGA快速處理的特點(diǎn)。本實(shí)用新型的系統(tǒng)基于FPGA的數(shù)字圖像處理系統(tǒng)不同于以往的數(shù)字拼接器，其不依賴于PC機(jī)，而是采用FPGA硬件電路作為圖像處理的核心部件；同時(shí)不需要操作系統(tǒng)，所有的信號(hào)處理都是由底層硬件完成。采用FPGA陣列來(lái)進(jìn)行視頻處理。為了將高速傳輸?shù)腟erDes結(jié)合到并行的FPGA上，在FPGA硬件電路的前后各設(shè)置解串器和串行器，因此，無(wú)論視頻信號(hào)是在傳輸還是處理時(shí)都是采用最高效率的處理方法和傳輸方法。采用高速的交換技術(shù)，將多路圖像數(shù)據(jù)同時(shí)進(jìn)行交換，避免總線模式下的帶寬受限影響。同時(shí)，F(xiàn)PGA是背板式插卡設(shè)計(jì)，各路視頻信號(hào)輸入與輸出互相獨(dú)立，可以根據(jù)實(shí)際需求來(lái)選擇視頻輸入輸出的源個(gè)數(shù)。整個(gè)系統(tǒng)設(shè)計(jì)基于純硬件架構(gòu)，不依賴于系統(tǒng)軟件，沒(méi)有系統(tǒng)啟動(dòng)延時(shí)、宕機(jī)、病毒等問(wèn)題，可以滿足視頻實(shí)時(shí)顯示的要求。
【附圖說(shuō)明】
[0023]圖1是本實(shí)用新型的結(jié)構(gòu)框圖。
[0024]圖2是本實(shí)用新型的視頻信號(hào)輸入板結(jié)構(gòu)框圖。
[0025]圖3是本實(shí)用新型的視頻信號(hào)輸出板結(jié)構(gòu)框圖。
【具體實(shí)施方式】
[0026]如圖1、圖2、圖3所示，本實(shí)用新型所述的一種基于FPGA技術(shù)的視頻處理系統(tǒng)，在視頻輸入端包括了多個(gè)視頻信號(hào)輸入板1、2、3...N;在視頻輸出端包括了多個(gè)視頻信號(hào)輸出板1、2、3...N。外部設(shè)備輸入的視頻信號(hào)通過(guò)視頻信號(hào)輸入板接收后經(jīng)過(guò)信號(hào)交換基板的輸出搭配，由視頻信號(hào)輸出板輸出到外設(shè)顯示器。上述的視頻信號(hào)輸入板、信號(hào)交換基板和視頻信號(hào)輸出板均分別通過(guò)IIC總線與控制板連接，控制板負(fù)責(zé)控制上述各功能板塊的信號(hào)處理控制。
[0027]視頻信號(hào)輸入板的輸入端前置解串器收到外部輸入的原視頻信號(hào)，然后將原視頻信號(hào)解串為FPGA硬件電路需要的并行信號(hào)，輸入到輸入端FPGA硬件電路。輸入端FPGA硬件電路采集到解串后的外部視頻信號(hào)，先存放于用于緩沖輸入端FPGA硬件電路處理速度的輸入端存儲(chǔ)器內(nèi)。輸入端DDR3控制器根據(jù)封包速度，控制輸入端存儲(chǔ)器的信號(hào)釋放。輸入端存儲(chǔ)器釋放的視頻信號(hào)通過(guò)封包單元封包后由輸入端后置串行器輸入到信號(hào)交換基板。封包的同時(shí)會(huì)將原視頻信號(hào)的參數(shù)發(fā)送到控制板，控制板通過(guò)人機(jī)交互界面反饋給用戶知道。
[0028]信號(hào)交換基板在控制板的控制下，將視頻信號(hào)輸入板發(fā)送的串行封包信號(hào)通過(guò)SerDes方式傳輸?shù)揭曨l信號(hào)輸出板。
[0029]視頻信號(hào)輸出板收到信號(hào)交換基板傳輸?shù)姆獍盘?hào)后先通過(guò)輸出端前置解串器解串為FPGA硬件電路需要的并行信號(hào)，然后由輸出端FPGA硬件電路的解包單元解包。用戶通過(guò)控制板的人機(jī)交互界面將視頻處理參數(shù)輸入到輸出端FPGA硬件電路。輸出端FPGA硬件電路的裁剪器根據(jù)控制板發(fā)送的視頻處理參數(shù)，將視頻信號(hào)裁剪為M*N個(gè)子信號(hào)后輸入水平縮放器。水平縮放器根據(jù)控制板發(fā)送的視頻處理參數(shù)將子信號(hào)的水平坐標(biāo)縮放，再將水平縮放后的子信號(hào)輸入垂直縮放器。為了提高緩沖輸出端FPGA硬件電路的處理速度，水平縮放后的子信號(hào)先存放于輸出端存儲(chǔ)器，輸出端DDR3控制器根據(jù)垂直縮放處理速度，控制輸出端存儲(chǔ)器的子信號(hào)釋放到垂直縮放器。垂直縮放器根據(jù)控制板發(fā)送的視頻處理參數(shù)將子信號(hào)的垂直坐標(biāo)縮放，然后將垂直縮放后的子信號(hào)依據(jù)時(shí)序發(fā)送到輸出端后置串行器，子信號(hào)的時(shí)序發(fā)送通過(guò)時(shí)序驅(qū)動(dòng)單元實(shí)現(xiàn)控制。輸出端后置串行器將輸出端FPGA硬件電路處理后的視頻信號(hào)串行輸出到外設(shè)顯示器。
[0030]通過(guò)本實(shí)用新型系統(tǒng)處理的視頻信號(hào)，可以在無(wú)需工控機(jī)的情況下處理大量視頻信號(hào)數(shù)據(jù)，可拓展性非常高。同時(shí)可以實(shí)現(xiàn)視頻的任意縮放，任意通道顯示和漫游、疊加的效果。
[0031]對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，可根據(jù)以上描述的技術(shù)方案以及構(gòu)思，做出其它各種相應(yīng)的改變以及變形，而所有的這些改變以及變形都應(yīng)該屬于本實(shí)用新型權(quán)利要求的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種基于FPGA技術(shù)的視頻處理系統(tǒng)，其特征在于，包括: 視頻信號(hào)輸入板，接收外部視頻信號(hào)并解串，將解串后的視頻信號(hào)通過(guò)輸入端FPGA硬件電路封包，封包后的視頻信號(hào)傳輸?shù)叫盘?hào)交換基板； 信號(hào)交換基板，在控制板控制下，將視頻信號(hào)輸入板封包后的視頻信號(hào)以串行方式傳輸?shù)揭曨l信號(hào)輸出板； 視頻信號(hào)輸出板，將接收到的封包信號(hào)解包，根據(jù)控制板發(fā)送的視頻處理參數(shù)，通過(guò)輸出端FPGA硬件電路對(duì)視頻信號(hào)進(jìn)行裁剪或縮放處理，將處理后的視頻信號(hào)串行輸出到外設(shè)顯示器； 控制板，從信號(hào)輸入板獲取外部視頻信號(hào)的原參數(shù)，并通過(guò)人機(jī)交互界面顯示給用戶；通過(guò)人機(jī)交換界面獲取用戶所需的視頻處理參數(shù)并將處理參數(shù)發(fā)送到視頻信號(hào)輸出板;控制信號(hào)交換基板傳輸視頻信號(hào)； 所述的視頻信號(hào)輸入板還包括: 輸入端前置解串器，將外部輸入的視頻信號(hào)解串為并行信號(hào)，然后送到輸入端FPGA硬件電路； 輸入端FPGA硬件電路，采用并行信號(hào)處理方式對(duì)解串后的視頻獲取原視頻參數(shù)以及將視頻信號(hào)封包，同時(shí)將原視頻信號(hào)的原參數(shù)發(fā)送到控制板； 輸入端后置串行器，將封包后的視頻信號(hào)以串行方式發(fā)送到信號(hào)交換基板； 所述的視頻信號(hào)輸出板還包括: 輸出端前置解串器，將信號(hào)交換基板輸入的視頻信號(hào)解串為并行信號(hào)，然后將并行信號(hào)與控制板發(fā)送的視頻處理參數(shù)一起送到輸出端FPGA硬件電路； 輸出端FPGA硬件電路，采用并行信號(hào)處理方式，根據(jù)控制板發(fā)送的視頻處理參數(shù)對(duì)解串后的視頻信號(hào)依次進(jìn)行解包、裁剪和縮放處理，將處理后的視頻信號(hào)依據(jù)時(shí)序發(fā)送到輸出端后置串行器； 輸出端后置串行器，將輸出端FPGA硬件電路處理后的視頻信號(hào)串行輸出到外設(shè)顯示器。2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述的輸入端FPGA硬件電路還設(shè)有輸入端存儲(chǔ)器和輸入端DDR3控制器； 所述的輸入端存儲(chǔ)器用于緩沖輸入端FPGA硬件電路的處理速度，解串后的外部視頻信號(hào)先存放于輸入端存儲(chǔ)器； 所述的輸入端DDR3控制器用于根據(jù)封包速度，控制輸入端存儲(chǔ)器的信號(hào)釋放。3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述的輸出端FPGA硬件電路還設(shè)有裁剪器、水平縮放器和垂直縮放器； 所述的裁剪器，根據(jù)控制板發(fā)送的視頻處理參數(shù)將視頻信號(hào)裁剪為M*N個(gè)子信號(hào)然后輸入水平縮放器； 所述的水平縮放器，根據(jù)控制板發(fā)送的視頻處理參數(shù)將子信號(hào)的水平坐標(biāo)縮放，然后將水平縮放后的子信號(hào)輸入垂直縮放器； 所述的垂直縮放器，根據(jù)控制板發(fā)送的視頻處理參數(shù)將子信號(hào)的垂直坐標(biāo)縮放，然后將垂直縮放后的子信號(hào)依據(jù)時(shí)序發(fā)送到輸出端后置串行器。4.根據(jù)權(quán)利要求3所述的系統(tǒng)，其特征在于，所述的輸出端FPGA硬件電路還設(shè)有輸出端存儲(chǔ)器和輸出端DDR3控制器； 所述的輸出端存儲(chǔ)器用于緩沖輸出端FPGA硬件電路的處理速度，水平縮放后的子信號(hào)先存放于輸出端存儲(chǔ)器； 所述的輸出端DDR3控制器用于根據(jù)垂直縮放處理速度，控制輸出端存儲(chǔ)器的子信號(hào)釋放到垂直縮放器。5.根據(jù)權(quán)利要求1至4任一項(xiàng)所述的系統(tǒng)，其特征在于，所述的控制板通過(guò)IIC總線分別與視頻信號(hào)輸入板、信號(hào)交換基板、視頻信號(hào)輸出板連接。
【文檔編號(hào)】G06F3/14GK205451031SQ201521086095
【公開(kāi)日】2016年8月10日
【申請(qǐng)日】2015年12月23日
【發(fā)明人】王國(guó)孟, 龍靖, 戴朝龍, 甘啟林
【申請(qǐng)人】廣州市天譽(yù)創(chuàng)高電子科技有限公司