一種基于fpga的高速數(shù)據(jù)采集裝置的制造方法
【專利摘要】本實用新型公開了一種基于FPGA的高速數(shù)據(jù)采集裝置，包括主站電路模塊和與其通過BLVDS總線連接的多個從站電路模塊；主站電路模塊包括依次連接的CPU芯片、GPMC接口、第一FPGA芯片，第一FPGA芯片包括依次順接的FIFO存儲器、第一通信控制模塊和第一BLVDS編解碼模塊；從站電路模塊包括第二FPGA芯片和SPI接口，第二FPGA芯片包括依次順接的第二BLVDS編解碼模塊、第二通信控制模塊、AD數(shù)據(jù)處理模塊和AD采集模塊。本實用新型在采集過程中，通過過采樣技術(shù)，對數(shù)據(jù)進行預處理，有效去除干擾，由FPGA擴展多塊板卡，實現(xiàn)多路數(shù)據(jù)采集效果；同時，采集數(shù)據(jù)通過BLVDS總線進行數(shù)據(jù)傳輸，穩(wěn)定可靠。
【專利說明】
一種基于FPGA的高速數(shù)據(jù)采集裝置
技術(shù)領域
[0001]本實用新型屬于監(jiān)測設備技術(shù)領域，具體涉及一種基于FPGA的高速數(shù)據(jù)采集裝置。
【背景技術(shù)】
[0002]在裝置進行數(shù)據(jù)采集過程中，由于CPU處理能力有限，無法實現(xiàn)高速數(shù)據(jù)采集，并且擴展性差，無法擴展更多路數(shù)據(jù)采集。目前，基于CPU的數(shù)據(jù)采集方案，由于處理速度低，擴展性差，只能用在小規(guī)模的數(shù)據(jù)采集上，局限性大。
[0003]FPGA具有很強的靈活性和可擴展性以及處理數(shù)據(jù)迅速等特點。通過FPGA控制AD芯片，實現(xiàn)數(shù)據(jù)高速采集。因此需要發(fā)明一種基于FPGA的在采集過程中能夠提數(shù)據(jù)采集速度的數(shù)據(jù)采集裝置。
【實用新型內(nèi)容】
[0004]針對上述問題，本實用新型提出一種基于FPGA的高速數(shù)據(jù)采集裝置，運用FPGA的BLVDS總線上實現(xiàn)數(shù)據(jù)收發(fā)以及數(shù)據(jù)采集同步信號，節(jié)約硬件資源以及軟件開發(fā)成本，降低硬件出錯概率;利用FPGA實現(xiàn)高速采集AD數(shù)據(jù)，實現(xiàn)8次過采樣求平均算法，保證數(shù)據(jù)穩(wěn)定可靠；主站FPGA運用2K字節(jié)容量FIFO緩存AD數(shù)據(jù)，實現(xiàn)CPU與FPGA速率匹配，防止AD數(shù)據(jù)丟失。
[0005]實現(xiàn)上述技術(shù)目的，達到上述技術(shù)效果，本實用新型通過以下技術(shù)方案實現(xiàn):
[0006]一種基于FPGA的高速數(shù)據(jù)采集裝置，包括主站電路模塊和從站電路模塊;所述主站電路模塊和多個從站電路模塊通過BLVDS總線電連接;所述主站電路模塊包括依次連接的CPU芯片、GPMC接口、第一FPGA芯片，第一FPGA芯片包括依次順接的FIFO存儲器、第一通信控制模塊和第一 BLVDS編解碼模塊;所述多個從站電路模塊均包括第二 FPGA芯片和SPI接口，所述第二FPGA芯片包括依次順接的第二BLVDS編解碼模塊、第二通信控制模塊、AD數(shù)據(jù)處理模塊和AD采集模塊，第二 BLVDS編解碼模塊的數(shù)據(jù)傳輸端與第一 BLVDS編解碼模塊的數(shù)據(jù)傳輸端連接，AD采集模塊通過SPI接口采集AD數(shù)據(jù)。
[0007]作為本實用新型的進一步改進，所述第一FPGA芯片還包括采樣間隔寄存器，所述采樣間隔寄存器的數(shù)據(jù)傳輸端與第一通信控制模塊連接，用于存儲決定采樣間隔時間的數(shù)據(jù)。
[0008]作為本實用新型的進一步改進，所述第一FPGA芯片還包括卡件輪詢寄存器，所述卡件輪詢寄存器的數(shù)據(jù)傳輸端與第一通信控制模塊連接，用于設置輪詢哪些從站卡件。
[0009]作為本實用新型的進一步改進，所述BLVDS總線包括BLVDS數(shù)據(jù)總線和BLVDS同步總線。
[0010]作為本實用新型的進一步改進，所述FIFO存儲器的容量為2K字節(jié)。
[0011 ]本實用新型的有益效果:
[0012]1、本實用新型的基于FPGA的高速數(shù)據(jù)采集裝置，運用FPGA實現(xiàn)BLVDS總線進行數(shù)據(jù)收發(fā)以及采集同步報文，抗干擾性強，速度快。
[0013]2、本實用新型的基于FPGA的高速數(shù)據(jù)采集裝置，在一條BLVDS總線上進行數(shù)據(jù)收發(fā)，節(jié)約硬件成本。
[0014]3、本實用新型的基于FPGA的高速數(shù)據(jù)采集裝置，利用FPGA對AD進行過采樣求平均算法，有效濾波;且FPGA實現(xiàn)AD數(shù)據(jù)過采樣，實時性高，處理速度快，數(shù)據(jù)處理效果好。
[0015]4、本實用新型的基于FPGA的高速數(shù)據(jù)采集裝置，運用大FIFO存儲器緩存AD數(shù)據(jù)，實現(xiàn)CPU與FPGA速率匹配，防止AD數(shù)據(jù)丟失。
【附圖說明】
[0016]圖1為本實用新型一種實施例的原理示意圖。
[0017]圖2為本實用新型的主站電路模塊的原理示意圖。
[0018]圖3為本實用新型的從站電路模塊的原理示意圖。
【具體實施方式】
[0019]為了使本實用新型的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合實施例，對本實用新型進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本實用新型，并不用于限定本實用新型。
[0020]下面結(jié)合附圖對本實用新型的應用原理作詳細的描述。
[0021]—種基于FPGA的高速數(shù)據(jù)采集裝置，包括主站電路模塊和多個從站電路模塊;所述主站電路模塊和多個從站電路模塊通過BLVDS總線電連接;所述主站電路模塊包括依次連接的CPU芯片、GPMC接口、第一FPGA芯片，第一FPGA芯片包括依次順接的FIFO存儲器、第一通信控制模塊和第一 BLVDS編解碼模塊;所述多個從站電路模塊均包括第二 FPGA芯片和SPI接口，所述第二FPGA芯片包括依次順接的第二BLVDS編解碼模塊、第二通信控制模塊、AD數(shù)據(jù)處理模塊和AD采集模塊，第二 BLVDS編解碼模塊的數(shù)據(jù)傳輸端與第一 BLVDS編解碼模塊的數(shù)據(jù)傳輸端連接，AD采集模塊通過SPI接口采集AD數(shù)據(jù)。
[0022]所述第一FPGA芯片還包括采樣間隔寄存器，所述采樣間隔寄存器的數(shù)據(jù)傳輸端與第一通信控制模塊連接，用于存儲決定采樣間隔時間的數(shù)據(jù)。
[0023]所述第一FPGA芯片還包括卡件輪詢寄存器，所述卡件輪詢寄存器的數(shù)據(jù)傳輸端與第一通信控制模塊連接，用于設置輪詢哪些從站卡件。
[0024]所述BLVDS總線包括BLVDS數(shù)據(jù)總線和BLVDS同步總線。
[0025]所述FIFO存儲器的容量為2K字節(jié)，用于緩存AD采集數(shù)據(jù)，足以存儲多幀數(shù)據(jù)。
[0026]在本發(fā)明中的一種實施例中，CPU芯片為ARM芯片，第一 FPGA芯片采用的是Altera公司生產(chǎn)的EP4CE系列FPGA芯片的基礎上，利用其BLVDS總線發(fā)送采集同步脈沖信號，同時利用該總線負責與子板卡件進行數(shù)據(jù)通信，獲取AD采集數(shù)據(jù)。利用GPMC接口與ARM進行通訊。從站是ACTEL公司的A3P250系列FPGA，負責AD數(shù)據(jù)高速采集以及過采樣濾波處理
[0027]綜上所述，本實用新型的數(shù)據(jù)采集裝置的工作原理如下:
[0028]主站電路模塊通過BLVDS同步總線發(fā)送0x05、0x64、0x5A，3字節(jié)報文數(shù)據(jù)指示從站電路模塊采集信號;從站電路模塊接收到采集同步報文后，通過SPI接口采集AD數(shù)據(jù)，并將采集到的AD數(shù)據(jù)通過BLVDS總線送至主站電路模塊中的第一 FPGA芯片，主站電路模塊中的第一FPGA芯片將AD數(shù)據(jù)緩存至其內(nèi)部的FIFO存儲器中，主站電路模塊中的CHJ芯片通過GPMC接口與第一 FPGA芯片進行交互，通過FIFO存儲器獲取AD采集數(shù)據(jù)。
[0029]本實用新型的主站電路模塊的詳細工作原理如下:
[0030]主站電路模塊中的CPU芯片通過GPMC接口設置采樣間隔寄存器和卡件輪詢寄存器中的數(shù)據(jù)，從而決定采樣間隔時間和輪詢哪些從站卡件;第一通信控制模塊根據(jù)采樣間隔寄存器和卡件輪詢寄存器中的數(shù)值，首先將0x05、0x64、0x5A，3字節(jié)采樣同步報文，通過第一 BLVDS編解碼模塊發(fā)送至BLVDS同步總線，經(jīng)過從站AD采集時間后，主站通過在BLVDS數(shù)據(jù)總線上發(fā)送讀取AD數(shù)據(jù)報文，依次讀取各個子站AD采集數(shù)據(jù)，并進行報文CRC校驗，如果校驗正確，則將AD數(shù)據(jù)存儲到第一FPGA芯片內(nèi)部的FIFO存儲器中，CPU芯片通過GPMC接口實時監(jiān)測FIFO存儲器中是否有AD數(shù)據(jù)，如果有，則通過GPMC接口，從FIFO存儲器中讀取AD數(shù)據(jù)，在CPU芯片中進行數(shù)據(jù)運算等操作，通過上述過程，主站完成數(shù)據(jù)采集任務。
[0031 ]本實用新型的從站電路模塊的詳細工作原理如下:
[0032]從站電路模塊中的第二BLVDS編解碼模塊負責解析BLVDS數(shù)據(jù)總線上的數(shù)據(jù)報文，從站電路模塊實時監(jiān)測BLVDS同步總線，當監(jiān)測到總線有0x05、0x64、0x5A，3字節(jié)數(shù)據(jù)后，開始過采樣采集過程，AD采集模塊通過SPI接口采集AD數(shù)據(jù)，連續(xù)采集8次，AD數(shù)據(jù)處理模塊將AD采集模塊采集的8次數(shù)據(jù)求和然后求平均，待從站電路模塊通過BLVDS數(shù)據(jù)總線接收到主站電路模塊發(fā)送讀取AD數(shù)據(jù)報文時，從站電路模塊的第二通信控制模塊將運算后的AD采集數(shù)據(jù)進行組包，并將該報文發(fā)送到BLVDS編解碼模塊，由其發(fā)送至BLVDS數(shù)據(jù)總線上;通過上述過程，完成從站功能。
[0033]以上顯示和描述了本實用新型的基本原理和主要特征和本實用新型的優(yōu)點。本行業(yè)的技術(shù)人員應該了解，本實用新型不受上述實施例的限制，上述實施例和說明書中描述的只是說明本實用新型的原理，在不脫離本實用新型精神和范圍的前提下，本實用新型還會有各種變化和改進，這些變化和改進都落入要求保護的本實用新型范圍內(nèi)。本實用新型要求保護范圍由所附的權(quán)利要求書及其等效物界定。
【主權(quán)項】
1.一種基于FPGA的高速數(shù)據(jù)采集裝置，其特征在于:包括主站電路模塊和多個從站電路模塊;所述主站電路模塊和多個從站電路模塊通過BLVDS總線電連接;所述主站電路模塊包括依次連接的CPU芯片、GPMC接口、第一FPGA芯片，第一FPGA芯片包括依次順接的FIFO存儲器、第一通信控制模塊和第一 BLVDS編解碼模塊;所述多個從站電路模塊均包括第二 FPGA芯片和SPI接口，所述第二FPGA芯片包括依次順接的第二BLVDS編解碼模塊、第二通信控制模塊、AD數(shù)據(jù)處理模塊和AD采集模塊，第二 BLVDS編解碼模塊的數(shù)據(jù)傳輸端與第一 BLVDS編解碼模塊的數(shù)據(jù)傳輸端連接，AD采集模塊通過SPI接口采集AD數(shù)據(jù)。2.根據(jù)權(quán)利要求1所述的一種基于FPGA的高速數(shù)據(jù)采集裝置，其特征在于:所述第一FPGA芯片還包括采樣間隔寄存器，所述采樣間隔寄存器的數(shù)據(jù)傳輸端與第一通信控制模塊連接，用于存儲決定采樣間隔時間的數(shù)據(jù)。3.根據(jù)權(quán)利要求1所述的一種基于FPGA的高速數(shù)據(jù)采集裝置，其特征在于:所述第一FPGA芯片還包括卡件輪詢寄存器，所述卡件輪詢寄存器的數(shù)據(jù)傳輸端與第一通信控制模塊連接，用于設置輪詢哪些從站卡件。4.根據(jù)權(quán)利要求1所述的一種基于FPGA的高速數(shù)據(jù)采集裝置，其特征在于:所述BLVDS總線包括BLVDS數(shù)據(jù)總線和BLVDS同步總線。5.根據(jù)權(quán)利要求1所述的一種基于FPGA的高速數(shù)據(jù)采集裝置，其特征在于:所述FIFO存儲器的容量為2K字節(jié)。
【文檔編號】G06F17/40GK205563568SQ201620345814
【公開日】2016年9月7日
【申請日】2016年4月22日
【發(fā)明人】李偉, 黃作兵, 鄭郁, 張學慶
【申請人】南京國電南自美卓控制系統(tǒng)有限公司